JP2848299B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果型半導体
素子の製造方法に関わるもので、特に、微細化に必須と
なるシリコンの選択エピタキシャル成長技術を、従来の
製造技術に有効に整合させる電界効果型半導体素子の製
造方法に関する。
【０００２】
【従来の技術】ＵＬＳＩ等に代表されるように、半導体
素子のスケールは年々微細化される傾向にある。特に、
電界効果型の半導体素子は、領域の長さ、即ち、ゲート
長が０．１μｍ以下に縮小される傾向にある。このよう
な短チャネル化された微細な半導体素子では、ソース・
ドレイン間のパンチスルーによってソース−ドレイン間
のショートによる、短チャネル効果が生じて素子のスイ
ッチング特性の劣化やスタンバイ電流の増加などが引き
起こされる。
【０００３】上記のような短チャネル効果の問題を解決
するためには、ソース・ドレイン領域を浅くすること、
即ち、電界効果型半導体素子において、ソース・ドレイ
ン領域のｐｎ接合を浅くすることが有効であることが知
られている。従来、このｐｎ接合はイオン注入技術によ
って形成されていたが、数１０ｎｍ程度の浅いｐｎ接合
形成には装置的にも均一性の点からも限度があった。
【０００４】そこで均一性良く、浅い接合を形成するた
めに、近年、ソース・ドレイン領域の形成にシリコン選
択エピタキシャル技術を用いて、ソース・ドレイン領域
表面をチャネル領域からせり上げて高くすることで、実
行的に接合深さを浅くして短チャネル特性を改善する方
法が提案されている（例えば、 KIMURAらによる、 Tech
nical digest of IEDM, pp 950-952, 1991）。
【０００５】図３は電界効果型半導体装置の製造工程に
おいて、ソース・ドレインを形成する工程を示す図であ
る。図中、１はソース領域、１１はシリコンエピタキシ
ャル成長によってせり上げられたソース領域、２はドレ
イン領域、２１はシリコンエピタキシャル成長によって
せり上げられたドレイン領域、３はゲートでＭ局、４は
半導体基板、５は酸化膜サイドウォール、６はフイール
ド酸化膜である。
【０００６】ソース領域１、ドレイン領域２１を形成す
るためのイオン注入を行うと、シリコンエピタキシャル
層の厚さ分、ソース・ドレイン深さが、チャネル領域か
らみて浅くなるので、短チャネル特性が向上する。
【０００７】しかし、この構造を実現するために用いて
いるシリコン選択エピタキシャル成長プロセスには、ソ
ース及びドレイン端でのファセット構造が発生するとい
う問題点があり、さらに、サイドウォール５上とソース
領域１上およびドレイン領域２１上とでの選択成長性の
確保が困難である、という問題点があった。
【０００８】図４は図３に示した製造方法による電界効
果型半導体装置にてソース領域１、ドレイン領域２１そ
れぞれの端部でファセット７が生じている場合の様子を
示す図である。
【０００９】シリコンのエピタキシャル成長において
は、その成長条件は、シリコン領域上でのみ行われ、酸
化膜上ではシリコンは成長・堆積しない選択性のある条
件、となるように設定される。このような成長条件に設
定しなくては、導電性のシリコン薄膜によって、ゲート
・ソース間もしくはゲート・ドレイン間が電気的に短絡
してしまう。しかし、この選択性を十分確保すると、サ
イドウォール酸化膜とシリコン基板との境界では、図４
に示すようなファセット７が生じる傾向にあった。この
ようなファセット７が生じると、ソース・ドレイン形成
のためのイオン注入を行ったときに、ソース領域１、ド
レイン領域２それぞれのゲート端部でエピタキシャル層
が薄膜化することにより、短チャネル特性を決めている
ソースードレイン端でのｐｎ接合の深さが浅くならず、
シリコンエピタキシャル膜を用いた効果が無くなり、短
チャネル特性が改善されないという弊害がある。
【００１０】
【発明が解決しようとする課題】上述した従来の電界効
果型半導体装置の製造方法においては、ファセットが生
じることにより短チャネル特性が改善されないという問
題点がある。このファセットを生じさせないように、シ
リコンの選択エピタキシャル成長の選択性の成長条件を
緩めると、前述したように、酸化膜サイドウォール上に
シリコン膜が成長しやすくなり、大規模な回路中ではゲ
ート−ソース間もしくはゲート−ドレイン間のショート
による歩留まりの低下が引き起こされるという問題点が
ある。
【００１１】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、シリコンの選
択エピタキシャル成長プロセスを用いる電界効果型の半
導体装置の製造方法において、シリコン領域上と、サイ
ドウォール上とで選択性を保ったまま、ソース−ドレイ
ン端でのファセットの形成を抑制する方法を実現し、こ
れにより短チャネル特性が改善された半導体装置を実現
しようとするものである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
ゲート電極に対して形成されたサイドウォールと、前記
サイドウォールをはさむ領域に形成されたシリコンエピ
タキシャル層からなるソース・ドレイン領域を具備し、
前記サイドウォールは、基板側及びゲート電極に接する
部分に形成された窒化シリコン膜と、主側面部に形成さ
れた酸化物系絶縁膜から構成され、かつ、前記シリコン
エピタキシャル層からなるソース・ドレイン領域のエピ
タキシャル膜厚は、前記窒化シリコン膜の高さを越えな
い、ことを特徴とする。
【００１３】本発明の半導体装置の製造方法は、一導電
型半導体基板上にゲート絶縁膜を介して形成されたゲー
ト電極を覆う様に窒化シリコン膜を形成する第１の工程
と、前記第１の工程にて形成された窒化シリコン膜を更
に覆う様に酸化物系絶縁膜を形成する第２の工程と、前
記第１の工程および第２の工程により形成された窒化シ
リコン膜と酸化物系絶縁膜とからなる二層膜を異方性エ
ッチング法によって、ゲート電極の側壁のみに残すこと
でサイドウォールを形成する第３の工程と、前記第３の
工程により形成されたサイドウォールに自己整合させて
前記半導体基板上に、ソース領域及びドレイン領域の一
部となるエピタキシャルを、その厚さが前記窒化シリコ
ン膜の高さを越えないように選択成長させる第４の工
程、とを有することを特徴とする。
【００１４】「作用」上記課題はサイドウォール下部
に、窒化シリコン膜を用いることで解決される。これ
は、エピタキシャルシリコン層は、シリコン酸化膜上に
は特に形成されにくいが、窒化シリコン膜に対しては選
択成長性があまりなく、従って、ソース−ドレイン端で
のファセットは形成されにくいことによる。但し、サイ
ドウォール全体に窒化シリコン膜を用いると、シリコン
の選択エピタキシャル成長時にソース−ドレイン領域で
あるシリコン上と窒化シリコン膜上とで選択性がないこ
とに起因するゲート−ソース間及びゲート−ドレイン間
ショートによって半導体素子の歩留まりを低下させるの
で、サイドウォールのソース−ドレイン端部にのみ窒化
シリコンを用い、そのほかの部分は従来のシリコン酸化
膜である二重構造とすることで、ソースードレイン端で
のファセットを抑制しつつ、ゲート−ソース間及びゲー
ト−ドレイン間ショートのない半導体素子構造が得られ
る訳である。
【００１５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
【００１６】以下に、本発明による方法を、図１（ａ）
〜（ｃ）及び図２（ｄ），（ｅ）に示す工程断面図によ
って、具体的に説明する。
【００１７】図１（ａ）は、従来の方法による、電界効
果型半導体素子のゲート形成後の断面図である。図中、
１０４は半導体基板であり、１０８はウェル領域であ
る。ここで、ウェル領域１０８の導電型はｎ型半導体素
子に対してはｐ型を、ｐ型半導体素子に対してはｎ型に
なるよう、イオン注入法もしくは熱拡散法によって形成
する。１０３は、例えば、厚さ２００ｎｍ程度の不純物
をドーズしていないポリシリコンである。１０９は熱酸
化法によって形成した膜厚５〜６ｎｍのゲート酸化膜で
ある。ここまでの構造は、従来より知られている手法に
よって形成できる。
【００１８】次いで、図１（ｂ）に示すように、熱ＣＶ
Ｄ（化学気相推積：Chemical VaporDeposition）法もし
くは減圧ＣＶＤ法などによって、ゲート電極を覆うよう
に、窒化シリコン膜１５１を厚さ３０〜５０ｎｍ堆積さ
せる。この窒化シリコン膜１５１の膜厚は、後でソース
・ドレイン領域及びゲート電極上のみに選択的にエピタ
キシャル成長させるシリコンの厚さと同程度であればよ
い。更に、熱ＣＶＤ等の方法によって、シリコン酸化膜
１５２を前述した窒化シリコン膜を更に覆うように、厚
さ５０ｎｍ程度堆積させる。
【００１９】次いで、この二種類の絶縁膜で覆われたゲ
ート電極を、通常のサイドウォール形成工程で用いられ
る異方性の反応性イオンエッチング法によって、図１
（ｃ）に示すように、ゲート電極の側面にのみ、これら
の２層膜を残すようにエッチングする。このエッチング
工程によってソース−ドレイン端ではサイドウォールの
成分は窒化シリコン膜であり、シリコンの選択エピタキ
シャル成長膜以上の高さではシリコン酸化膜という多層
構造となる。
【００２０】次いで、この構造に対して、図２（ｄ）に
示すようにシリコンの選択エピタキシャル成長処理を施
す。シリコンの選択エピタキシャル成長は、例えば、超
高真空中でのガスソースＣＶＤ法によって行う。１０-9
Ｔｏｒｒよりも低い真空中で、８００〜９００℃の加熱
を行い、ソース−ドレイン領域表面の極薄い自然酸化膜
を除去し、その後に、Ｓｉ2Ｈ6とＢ2Ｈ6との混合ガス等
によって基板温度を６００〜６５０℃で、例えば３０ｎ
ｍ成長させる。先に述べたように、このシリコンエピタ
キシャル層の膜厚は窒化シリコン膜の厚さと同程度にし
た方が望ましい。この工程によって、エピタキシャルシ
リコン層は、ゲートポリシリコン上（図中１３１）及
び、ソース（図中１１１）、及びドレイン領域（図中１
２１）上にそれぞれ成長するが、フィールド酸化膜上や
サイドウォール上には成長しない。ここで、エピタキシ
ャルシリコン層は、シリコン酸化膜上には特に形成され
にくいが、窒化シリコン膜に対しては選択成長性があま
りなく、従って、ソースードレイン端でのファセットは
形成されにくいので図示するような形状になる。
【００２１】次いで、図２（ｅ）に示すように、ソース
拡散層領域１０１とドレイン拡散層領域１０２を、ｎチ
ャネルならばヒ素を５０ｋｅＶで３Ｅｌ５ｃｍ-2程度、
ｐチャネルならばＢＦ2を７０ｋｅＶで３Ｅｌ５ｃｍ-2
程度イオン注入法によって形成した後、１０００℃、１
０秒程度の窒素雰囲気中でのランプアニール法などによ
って、先に注入した不純物を活性化することで形成す
る。
【００２２】その後、層間膜をつける工程、コンタクト
孔を開ける工程、配線を形成する工程、等は従来技術と
同じである。
【００２３】
【発明の効果】本発明は以上説明したように構成されて
いるので以下に記載するような効果を奏する。
【００２４】本発明の方法は、従来の酸化膜のみの単一
構造のサイドウォールに比べて、ファセットを生じやす
いソース・ドレイン近傍は窒化シリコンとし、サイドウ
ォールの主面は酸化膜とすることで、ゲート−ソース間
及びゲート−ドレイン間ショートの発生を抑制するもの
である。従って、短チャネル特性を改善するためのシリ
コンのエピタキシャル膜を用いても、大規模集積回路を
構成しても信頼性のある電界効果半導体素子形成に有効
である。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）のそれぞれは本発明による製造
方法を段階的に示す工程断面図である。
【図２】（ｄ），（ｅ）のそれぞれは本発明による製造
方法を段階的に示す工程断面図である。
【図３】電界効果型半導体装置の製造工程において、ソ
ース・ドレインを形成する従来例の断面図である。
【図４】ファセットが生じた場合のソース・ドレイン形
成後の従来例の断面図である。
【符号の説明】 １０１ ソース領域 １０２ ドレイン領域 １０３ ゲート電極 １０４ 半導体基板 １０５ サイドウォール １０６ フイールド酸化膜 １０７ ファセット １０８ ウェル領域 １０９ ゲート酸化膜 １１１ シリコンエピタキシャル成長したソース領域 １２１ シリコンエピタキシャル成長したドレイン領
域 １３１ ゲート上のシリコンエピタキシャル領域 １５１ 窒化シリコン膜 １５２ 酸化シリコン膜

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ゲート電極に対して形成されたサイドウ
    ォールと、 前記サイドウォールをはさむ領域に形成されたシリコン
    エピタキシャル層からなるソース・ドレイン領域を具備
    し、 前記サイドウォールは、基板側及びゲート電極に接する
    部分に形成された窒化シリコン膜と、主側面部に形成さ
    れた酸化物系絶縁膜から構成され、かつ、前記シリコン
    エピタキシャル層からなるソース・ドレイン領域のエピ
    タキシャル膜厚は、前記窒化シリコン膜の高さを越えな
    い、ことを特徴とする半導体装置。
  2. 【請求項２】 一導電型半導体基板上にゲート絶縁膜を
    介して形成されたゲート電極を覆う様に窒化シリコン膜
    を形成する第１の工程と、 前記第１の工程にて形成された窒化シリコン膜を更に覆
    う様に酸化物系絶縁膜を形成する第２の工程と、 前記第１の工程および第２の工程により形成された窒化
    シリコン膜と酸化物系絶縁膜とからなる二層膜を異方性
    エッチング法によって、ゲート電極の側壁のみに残すこ
    とでサイドウォールを形成する第３の工程と、 前記第３の工程により形成されたサイドウォールに自己
    整合させて前記半導体基板上に、ソース領域及びドレイ
    ン領域の一部となるエピタキシャルを、その厚さが前記
    窒化シリコン膜の高さを越えないように選択成長させる
    第４の工程、 とを有することを特徴とする半導体装置の製造方法。
JP7333177A 1995-12-21 1995-12-21 半導体装置及びその製造方法 Expired - Fee Related JP2848299B2 (ja)

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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878683A (ja) * 1994-06-30 1996-03-22 Toshiba Corp 半導体装置およびその製造方法
US5986311A (en) * 1997-05-19 1999-11-16 Citizen Watch Company, Ltd. Semiconductor device having recrystallized source/drain regions
US5817560A (en) * 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US5943579A (en) * 1997-02-14 1999-08-24 Micron Technology, Inc. Method for forming a diffusion region in a semiconductor device
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JPH1145995A (ja) * 1997-07-25 1999-02-16 Nec Kyushu Ltd 半導体装置およびその製造方法
US6171917B1 (en) 1998-03-25 2001-01-09 Advanced Micro Devices, Inc. Transistor sidewall spacers composed of silicon nitride CVD deposited from a high density plasma source
JP3219051B2 (ja) 1998-05-08 2001-10-15 日本電気株式会社 半導体装置の製造方法
US6313505B2 (en) * 1998-09-02 2001-11-06 Advanced Micro Devices, Inc. Method for forming shallow source/drain extension for MOS transistor
US6144071A (en) * 1998-09-03 2000-11-07 Advanced Micro Devices, Inc. Ultrathin silicon nitride containing sidewall spacers for improved transistor performance
US6323519B1 (en) 1998-10-23 2001-11-27 Advanced Micro Devices, Inc. Ultrathin, nitrogen-containing MOSFET sidewall spacers using low-temperature semiconductor fabrication process
JP2000196071A (ja) * 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6140171A (en) * 1999-01-20 2000-10-31 International Business Machines Corporation FET device containing a conducting sidewall spacer for local interconnect and method for its fabrication
US6242785B1 (en) 1999-01-26 2001-06-05 Advanced Micro Devices, Inc. Nitride based sidewall spaces for submicron MOSFETs
JP2000243958A (ja) 1999-02-24 2000-09-08 Toshiba Corp 半導体装置およびその製造方法
KR100332106B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
US6737710B2 (en) * 1999-06-30 2004-05-18 Intel Corporation Transistor structure having silicide source/drain extensions
KR100307636B1 (ko) * 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
JP2001119021A (ja) * 1999-10-20 2001-04-27 Nec Corp 半導体装置の製造方法
JP2001168323A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003100769A (ja) * 2001-09-20 2003-04-04 Nec Corp 半導体装置およびその製造方法
US20040142517A1 (en) * 2003-01-17 2004-07-22 Chih-Wei Chang Hatted polysilicon gate structure for improving salicide performance and method of forming the same
KR100621546B1 (ko) 2003-05-14 2006-09-13 삼성전자주식회사 엘리베이티드 소오스/드레인 구조의 모스트랜지스터 및 그제조방법
US7125805B2 (en) * 2004-05-05 2006-10-24 Freescale Semiconductor, Inc. Method of semiconductor fabrication incorporating disposable spacer into elevated source/drain processing
US7241674B2 (en) * 2004-05-13 2007-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming silicided gate structure
US7015126B2 (en) * 2004-06-03 2006-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming silicided gate structure
US7396767B2 (en) * 2004-07-16 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure including silicide regions and method of making same
JP2010123981A (ja) * 2009-12-28 2010-06-03 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
US20110162735A1 (en) * 2010-01-04 2011-07-07 General Electric Company Flow guided steam strainer for steam turbine valves
CN103594420B (zh) * 2012-08-17 2017-12-12 中国科学院微电子研究所 半导体器件制造方法
CA2976512A1 (en) 2015-02-27 2016-09-01 Kimberly-Clark Worldwide, Inc. Absorbent article leakage assessment system
KR102099784B1 (ko) 2017-04-05 2020-04-10 킴벌리-클라크 월드와이드, 인크. 흡수 용품 누출 검출 의복 및 이를 이용한 흡수 용품 누출 검출 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02309647A (ja) * 1989-05-24 1990-12-25 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6181664A (ja) * 1984-09-28 1986-04-25 Nec Corp Ｍｏｓ型電界効果トランジスタ
JPS6194371A (ja) * 1984-10-16 1986-05-13 Matsushita Electric Ind Co Ltd 半導体装置
JPS63166271A (ja) * 1986-12-27 1988-07-09 Fujitsu Ltd Ｍｉｓ型半導体装置の製造方法
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
US5079180A (en) * 1988-12-22 1992-01-07 Texas Instruments Incorporated Method of fabricating a raised source/drain transistor
US4951100A (en) * 1989-07-03 1990-08-21 Motorola, Inc. Hot electron collector for a LDD transistor
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
US5200352A (en) * 1991-11-25 1993-04-06 Motorola Inc. Transistor having a lightly doped region and method of formation
DE69224730T2 (de) * 1991-12-31 1998-07-30 Sgs Thomson Microelectronics Seitenwand-Abstandsstruktur für Feldeffekttransistor
JPH06104276A (ja) * 1992-09-18 1994-04-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR960006081A (ko) * 1994-07-13 1996-02-23 가나이 쓰토무 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02309647A (ja) * 1989-05-24 1990-12-25 Fujitsu Ltd 半導体装置の製造方法

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JPH09172173A (ja) 1997-06-30
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