JPS6194371A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6194371A JPS6194371A JP59216726A JP21672684A JPS6194371A JP S6194371 A JPS6194371 A JP S6194371A JP 59216726 A JP59216726 A JP 59216726A JP 21672684 A JP21672684 A JP 21672684A JP S6194371 A JPS6194371 A JP S6194371A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細な形状を有する半導体装置に関する。
従来例の構成とその問題点
第１図に従来のｎチャネルＭＯ３トランジスタの構造断
面図を示す。１はｐ型シリコン基板、２はフィールド酸
化膜、３はゲート酸化膜、４は高濃度ｎ＋ ドープ多結
晶シリコン膜よｐ成るゲート電極、６は高濃度ｎ＋ソー
ス・ドレイン拡散領域、６はＣＶＤ酸化膜、７はソース
・ドレイン拡散領域である。ソース・ドレイン拡散領域
５とソース・ドレイン電極７とのコンタクトはＣ’Ｄ酸
化膜６をエツチング開口して行なわれる。この際、フィ
ールド酸化膜２下に形成されるチャネル防止用ｐ＋拡散
領域及び、ゲート電極４との短絡を防ぐために、ＣＶＤ
酸化膜６の開口部はフィールド酸化膜２及びゲート電極
４の周辺から所定の距離以上離す必要がある。
面図を示す。１はｐ型シリコン基板、２はフィールド酸
化膜、３はゲート酸化膜、４は高濃度ｎ＋ ドープ多結
晶シリコン膜よｐ成るゲート電極、６は高濃度ｎ＋ソー
ス・ドレイン拡散領域、６はＣＶＤ酸化膜、７はソース
・ドレイン拡散領域である。ソース・ドレイン拡散領域
５とソース・ドレイン電極７とのコンタクトはＣ’Ｄ酸
化膜６をエツチング開口して行なわれる。この際、フィ
ールド酸化膜２下に形成されるチャネル防止用ｐ＋拡散
領域及び、ゲート電極４との短絡を防ぐために、ＣＶＤ
酸化膜６の開口部はフィールド酸化膜２及びゲート電極
４の周辺から所定の距離以上離す必要がある。
第２図は、第１図で示したトランジスタ構造の表面構成
図である。ゲート幅がＣＶＤ酸化膜６の開口部幅よりも
狭くなるとフィールド酸化膜２で囲まれたソース・ドレ
イン領域６の面積を広げる必要があり、素子微細化の妨
げとなる。また、ＣＶＤ酸化膜６の開口部底面とゲート
電極４上のＯＶＤ酸化膜６０表面とに、多結晶シリコン
膜４及びＣＶＤ酸化膜６の膜厚分の段差を有し、Ａｌ電
極了の断線、短絡が起きやすいという問題点がある。
図である。ゲート幅がＣＶＤ酸化膜６の開口部幅よりも
狭くなるとフィールド酸化膜２で囲まれたソース・ドレ
イン領域６の面積を広げる必要があり、素子微細化の妨
げとなる。また、ＣＶＤ酸化膜６の開口部底面とゲート
電極４上のＯＶＤ酸化膜６０表面とに、多結晶シリコン
膜４及びＣＶＤ酸化膜６の膜厚分の段差を有し、Ａｌ電
極了の断線、短絡が起きやすいという問題点がある。
発明の目的
本発明は従来の欠点を除去することのできる微細な構造
の半導体装置を提供せんとするものである。
の半導体装置を提供せんとするものである。
発明の構成
本発明の半導体装置は、ゲート電極、及びソース・ドレ
イン電極が同時に形成された多結晶シリコン膜より成り
、多結晶シリコン側面及び高濃度ソース・ドレイン領域
表面に酸化膜が形成された構造を有し、低濃度ソース・
ドレイン領域が、高濃度ソース・ドレイン領域と隣接し
、ゲート電極周辺直下に自己整合的に拡散形成されてい
る構成を成すものである。
イン電極が同時に形成された多結晶シリコン膜より成り
、多結晶シリコン側面及び高濃度ソース・ドレイン領域
表面に酸化膜が形成された構造を有し、低濃度ソース・
ドレイン領域が、高濃度ソース・ドレイン領域と隣接し
、ゲート電極周辺直下に自己整合的に拡散形成されてい
る構成を成すものである。
実施例の説明
第３図は、本発明の一実施例を示す構造断面図である。
１１はｐ型シリコン基板、１２はフィールド酸化膜、１
３はゲート酸化膜、１４ａ、１４１）は高濃度ドープ多
結晶シリコン膜より成るゲート電極、及びソース・ドレ
イン電極、１５は耐酸化性絶縁膜、例えばシリコン窒化
膜、１６は高濃度ｎ＋ソース・ドレイン拡散領域、１７
は低濃度ｎ−ソース・ドレイン拡散領域、１８は酸化膜
、１９はソース・ドレイン拡散領域である。
３はゲート酸化膜、１４ａ、１４１）は高濃度ドープ多
結晶シリコン膜より成るゲート電極、及びソース・ドレ
イン電極、１５は耐酸化性絶縁膜、例えばシリコン窒化
膜、１６は高濃度ｎ＋ソース・ドレイン拡散領域、１７
は低濃度ｎ−ソース・ドレイン拡散領域、１８は酸化膜
、１９はソース・ドレイン拡散領域である。
第４図の平面構成図に示すように、ソース・ドレイン電
極１４ｂはフィールド酸化膜１２上にまたがって形成さ
れており、フィールド酸化膜に囲まれたソース・ドレイ
ン拡散領域１６上の電極部全面がコンタクト領域となり
、ゲート幅が狭くなってもソース・ドレイン拡散領域を
広げる必要がなく、素子専有面積を小さくすることがで
きる。
極１４ｂはフィールド酸化膜１２上にまたがって形成さ
れており、フィールド酸化膜に囲まれたソース・ドレイ
ン拡散領域１６上の電極部全面がコンタクト領域となり
、ゲート幅が狭くなってもソース・ドレイン拡散領域を
広げる必要がなく、素子専有面積を小さくすることがで
きる。
また、低濃度ｎ−ソース・ドレイン領域が自己整合的に
形成されており、ゲート長が短くなった場合のドレイン
耐圧の低下を防止できる。また、トランジスタ表面上の
段差は多結晶シリコン膜１４ａ、ｂ間のシリコン基板１
１表面を酸化している為非常に少なく、Ａβ配線におけ
る断線、短絡の発生が起きにくい。
形成されており、ゲート長が短くなった場合のドレイン
耐圧の低下を防止できる。また、トランジスタ表面上の
段差は多結晶シリコン膜１４ａ、ｂ間のシリコン基板１
１表面を酸化している為非常に少なく、Ａβ配線におけ
る断線、短絡の発生が起きにくい。
第６図は、本発明のトランジスタ構造を形成する製造工
程断面図である。
程断面図である。
第５図乙において、ｐ型シリコン基板１１にフィールド
酸化膜１２を形成し、フィールド酸化膜１２で囲まれた
活性領域中にゲート酸化膜１３をパターン形成する。次
に高濃度ｎ＋ ドープ多結晶シリコン膜１４及びシリコ
ン窒化膜１５を堆積させ、その後熱処理により、多結晶
シリコン膜よりシリコン基板１１中にＮ型不純物を拡散
し、ｎ＋ンーヌ・ドレイン領域１６を形成する。
酸化膜１２を形成し、フィールド酸化膜１２で囲まれた
活性領域中にゲート酸化膜１３をパターン形成する。次
に高濃度ｎ＋ ドープ多結晶シリコン膜１４及びシリコ
ン窒化膜１５を堆積させ、その後熱処理により、多結晶
シリコン膜よりシリコン基板１１中にＮ型不純物を拡散
し、ｎ＋ンーヌ・ドレイン領域１６を形成する。
次に、第５図すにおいて、ゲート及びソース・ドレイン
電極領域をレジスト２１でパターン出しし、レジスト２
１をマスクにシリコン窒化膜１６、多結晶シリコン膜１
４を異方性ドライエツチングする。ゲート電極領域１４
２Ｌとゲート酸化膜１３との合わせ、及びソース・ドレ
イン電極領域１４ｂとゲート酸化膜１３との距離はそれ
ぞれ、ホトリソ工程の合わせ精度で決まり、それぞれ約
０．５μｍ以下である。
電極領域をレジスト２１でパターン出しし、レジスト２
１をマスクにシリコン窒化膜１６、多結晶シリコン膜１
４を異方性ドライエツチングする。ゲート電極領域１４
２Ｌとゲート酸化膜１３との合わせ、及びソース・ドレ
イン電極領域１４ｂとゲート酸化膜１３との距離はそれ
ぞれ、ホトリソ工程の合わせ精度で決まり、それぞれ約
０．５μｍ以下である。
次に、レジスト２１をマスクにゲート酸化膜１３を通し
て低濃度Ｎ型不純物をイオン注入し、高濃度ｎ＋ソース
・ドレイン領域１６と接続して、ゲート電極１４＆の周
辺直下に低濃度ｎ−ソース・ドレイン領域１７を形成す
る。この時のｎ−ソース・ドレイン領域の幅は０．２〜
０．３μｍである。
て低濃度Ｎ型不純物をイオン注入し、高濃度ｎ＋ソース
・ドレイン領域１６と接続して、ゲート電極１４＆の周
辺直下に低濃度ｎ−ソース・ドレイン領域１７を形成す
る。この時のｎ−ソース・ドレイン領域の幅は０．２〜
０．３μｍである。
次に、第５図Ｃにおいて、レジスト２１を除去した後、
シリコン窒化膜１ｓａ、ｂをマスクに選択酸化を行ない
、多結晶ンリコン膜１−４ａ、ｂの側面及び、ソース・
ドレイン領域１６０表面に酸化膜１８を形成する。
シリコン窒化膜１ｓａ、ｂをマスクに選択酸化を行ない
、多結晶ンリコン膜１−４ａ、ｂの側面及び、ソース・
ドレイン領域１６０表面に酸化膜１８を形成する。
次に第５図ｄにおいて、ゲート電極１４ａ上のシリコン
窒化膜１５２Ｌを残して、ソース・ドレイン電極１４ｂ
上のシリコン窒化膜１５ｂを除去し、Ａβ配線１９を施
す。
窒化膜１５２Ｌを残して、ソース・ドレイン電極１４ｂ
上のシリコン窒化膜１５ｂを除去し、Ａβ配線１９を施
す。
発明の効果
本発明によれば、多結晶シリコン膜をソース・ドレイン
電極とすることにより、ソース・ドレイン拡散領域の面
積を縮小でき、素子の微細化が実現でき、また、高濃度
ｎ””７−ス・ドレイン領域と隣接して、ゲート電極周
辺直下に低濃度ｎ−ソース・ドレイン領域を自己整合的
に形成され、ドレイン耐圧低下を防止でき、また素子上
の段差が少なく、配線における断線、短絡の信頼性が高
い等の効果を有し、工業的価値の高いものである。
電極とすることにより、ソース・ドレイン拡散領域の面
積を縮小でき、素子の微細化が実現でき、また、高濃度
ｎ””７−ス・ドレイン領域と隣接して、ゲート電極周
辺直下に低濃度ｎ−ソース・ドレイン領域を自己整合的
に形成され、ドレイン耐圧低下を防止でき、また素子上
の段差が少なく、配線における断線、短絡の信頼性が高
い等の効果を有し、工業的価値の高いものである。
第１図及び第２図は従来のＭＯＳ）ランジスタの構造断
面図及び平面構成図、第３図及び第４図は１本発明の実
施例を示す構造断面図及び平面構成図、第５図ａ −ｄ
は本発明の製造方法を示す工程断面図である。 １３・・・・・・ゲート酸化膜、１４２Ｌ・・・・・・
多結晶シリコンゲート電極、１４ｂ・・・・・・多結晶
シリコンソース・ドレイン電極、１５・・・・・シリコ
ン窒化膜、１６・・・・・・ｎ＋ソース・ドレイン領域
、１７ ・・・・ｎ−ソース・ドレイン領域、１８・・
・・酸化膜、１９・・・・・・Ａ／配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１各編
１ 図 第２図 第３図 第４図
面図及び平面構成図、第３図及び第４図は１本発明の実
施例を示す構造断面図及び平面構成図、第５図ａ −ｄ
は本発明の製造方法を示す工程断面図である。 １３・・・・・・ゲート酸化膜、１４２Ｌ・・・・・・
多結晶シリコンゲート電極、１４ｂ・・・・・・多結晶
シリコンソース・ドレイン電極、１５・・・・・シリコ
ン窒化膜、１６・・・・・・ｎ＋ソース・ドレイン領域
、１７ ・・・・ｎ−ソース・ドレイン領域、１８・・
・・酸化膜、１９・・・・・・Ａ／配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１各編
１ 図 第２図 第３図 第４図
Claims (2)
- （１）フィールド酸化膜で囲まれたシリコン基板より成
る活性領域上に設けられたゲート絶縁膜上に形成された
ゲート電極を構成する高濃度ドープ多結晶シリコン膜と
、この多結晶シリコン上に形成された前記多結晶シリコ
ンと同一形状の耐酸化性絶縁膜と、前記ゲート絶縁膜と
隣接して活性領域中に形成された高濃度ソース・ドレイ
ン拡散領域上に形成されたソース・ドレイン電極を構成
する高濃度ドープ多結晶シリコン膜とを備え、前記ゲー
ト電極と前記高濃度ドープ多結晶シリコン膜の側面及び
、前記多結晶シリコン膜と隣接する前記ソース・ドレイ
ン拡散領域上が酸化膜より成ることを特徴とする半導体
装置。 - （２）高濃度ソース・ドレイン拡散領域と隣接してゲー
ト電極を構成する高濃度多結晶シリコン膜の周辺直下に
低濃度ソース・ドレイン拡散領域が形成されていること
を特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216726A JPS6194371A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216726A JPS6194371A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194371A true JPS6194371A (ja) | 1986-05-13 |
Family
ID=16692959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216726A Pending JPS6194371A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| US5780896A (en) * | 1995-12-21 | 1998-07-14 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
-
1984
- 1984-10-16 JP JP59216726A patent/JPS6194371A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| US5780896A (en) * | 1995-12-21 | 1998-07-14 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
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