JPH0817180B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0817180B2
JPH0817180B2 JP1164531A JP16453189A JPH0817180B2 JP H0817180 B2 JPH0817180 B2 JP H0817180B2 JP 1164531 A JP1164531 A JP 1164531A JP 16453189 A JP16453189 A JP 16453189A JP H0817180 B2 JPH0817180 B2 JP H0817180B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置の製造方法に関し、特にバイ
ポーラトランジスタのエミッタ開孔端と、ベース、およ
びコレクタ開孔端との間隔を規定する半導体装置の製造
方法に関する。
（従来の技術） 近年、バイポーラトランジスタにおいて、ベース抵抗
等の寄生素子の低減による高速化、および高集積化のた
めに、自己整合型バイポーラトランジスタのような微細
な能動素子が作られるようになっている。
このような、自己整合型バイポーラトランジスタの製
造方法において、コレクタ電極、エミッタ電極、および
ベース電極の形成には、通常、エミッタ電極引き出し用
ポリシリコンのパターニング工程と、コレクタ電極、お
よびエミッタ電極引き出し用ポリシリコン層へのコンタ
クト孔開孔工程と、そして各電極となる、例えばアルミ
ニウム層パターニング工程と、少なくとも３回のリソグ
ラフィ工程があった。
以下、図面を参照して、このような、少なくとも３回
のリソグラフィ工程を含む自己整合型バイポーラトラン
ジスタの製造方法について説明する。
第３図（ａ）ないし第３図（ｆ）は、従来の自己整合
型バイポーラトランジスタの製造方法について、製造工
程順に示した断面図である。
まず、第３図（ａ）には、通常の自己整合型バイポー
ラトランジスタの製造方法により、エミッタ電極引き出
し用ポリシリコン層309が形成された時点までを示して
いる。
第３図（ａ）に示すように、ｐ型シリコン基板301上
には、高濃度n+型埋込層302が選択的に形成されてい
る。この高濃度n+型埋込層302上には、コレクタ領域と
なるｎ型エピタキシャル層304、およびコレクタ取り出
し領域として、高濃度n+型拡散領域302′が形成されて
いる。さらに、素子分離領域として、フィールド酸化膜
305が選択的に形成されている。この素子分離領域とし
てのフィールド酸化膜305の下部には、高濃度p+型チャ
ネルカット領域303が形成されている。一方、このフィ
ールド酸化膜305によって分離された素子領域、まず、
コレクタ取り出し領域としての上記高濃度n+型拡散領域
302′上には、コレクタ電極引き出し用ポリシリコン層3
07が形成されている。また、コレクタ領域となるｎ型エ
ピタキシャル層304上には、ベース電極引き出し用ポリ
シリコン層308、およびエミッタ電極引き出し用ポリシ
リコン層309が形成されている。これらのポリシリコン
層308と、309とは、酸化膜310により、互いに電気的に
分離されている。また、コレクタ領域となる上記ｎ型エ
ピタキシャル層304内には、ｐ型ベース領域306が形成さ
れている。さらに、エミッタ電極引き出し用ポリシリコ
ン層309には、ｎ型エミッタ領域形成用不純物、例えば
ヒ素（As）311を、ドーズ量１×1016cm-2の条件でイオ
ン注入されている。
次に、第３図（ｂ）に示すように、ホトレジスト312
を全面に塗布し、ホトリソグラフィ法により、所定形状
に前記ホトレジスト312を現像し、これをブロックにエ
ミッタ電極引き出し用ポリシリコン層309を所定形状に
パターニングする。これが、第１図のリソグラフィ工程
である。この時、エミッタ電極引き出し用ポリシリコン
層309を、通常のCF4＋O2のガスを用いた反応性イオンエ
ッチング法によってパターニングした際、このポリシリ
コン層309にサイドエッチング部分313が形成されてしま
う。このサイドエッチング部分313は、エミッタ電極引
き出し用ポリシリコン層309の上層の高濃度不純物層
に、0.2〜0.5μｍ程度形成される。
次に、第３図（ｃ）に示すように、前記ホトレジスト
312を除去し、再度全面にホトレジスト314を塗布し、ホ
トリソグラフィ法により、所定形状に前記ホトレジスト
314を現像し、これをブロックにコレクタ電極引き出し
用ポリシリコン層307、およびベース電極引き出し用ポ
リシリコン層308に対し、コンタクト孔315を開孔する。
これが、第２回のリソグラフィ工程である。
次に、第３図（ｄ）に示すように、前記ホトレジスト
314を除去し、エミッタ領域形成用不純物であるヒ素311
を熱拡散させて、高濃度n+型エミッタ領域316を形成す
る。さらに全面に、例えばスパッタ法によりアルミニウ
ム層317を形成する。
次に、第３図（ｅ）において、全面にホトレジスト31
8を塗布し、ホトリソグラフィ法により、所定形状に前
記ホトレジスト318を現像し、これをブロックに前記ア
ルミニウム層317を所定形状にパターニングし、コレク
タ電極319、ベース電極320、およびエミッタ電極321を
形成する。これが、第３回のリソグラフィ工程である。
次に、第３図（ｆ）に示すように、前記ホトレジスト
318を除去することにより、自己整合型バイポーラトラ
ンジスタにおける、コレクタ電極319、ベース電極320、
およびエミッタ電極321が形成される。
このような、従来の自己整合型のバイポーラトランジ
スタの製造方法によれば、上述したように、３回のリソ
グラフィ工程がある。
以下、同図（ｆ）を参照して、従来の少なくとも３回
のリソグラフィ工程を有する自己整合型バイポーラトラ
ンジスタの製造方法による、エミッタ開孔端と、ベース
電極コンタクト部開孔端、およびコレクタ電極コンタク
ト部開孔端との間隔について説明する。
同図（ｆ）に示すように、まず、上述した第１回のリ
ソグラフィ工程で、エミッタ開孔端ａと、エミッタ電極
引き出し用ポリシリコン層309との合せ余裕S1を見なけ
ればならない。また、この合せ余裕S1には、同図（ｂ）
で説明したように、エミッタ電極引き出し用ポリシリコ
ン層309にイオン注入されているエミッタ領域形成用の
不純物の、実効的な濃度を低下させないために、通常の
合せ余裕より、例えば0.5μｍ以上大きく取られている
領域が含まれている。このような、エミッタ電極引き出
し用ポリシリコン層309を、通常の合せ余裕より0.5μｍ
以上大きく取らねばならないことを解決するために、エ
ミッタ電極引き出し用ポリシリコン層309のパターニン
グ工程以前に熱処理することによって、エミッタ領域形
成用の不純物を、充分にポリシリコン層309内に活性化
させておく方法や、あるいは、ポリシリコン層309形成
の際、あらかじめ、エミッタ領域形成用の不純物を含有
させて形成する方法等がある。しかしながら、このよう
な方法であると、微細なエミッタ領域316を形成するこ
とができなくなる。次に、上述した第２回のリソグラフ
ィ工程で、コレクタ電極引き出し用ポリシリコン層30
7、およびベース電極引き出し用ポリシリコン層308と、
コンタクト孔315との合せ余裕を見る。この合せ余裕
は、コレクタ電極引き出し用ポリシリコン層307、およ
びベース電極引き出し用ポリシリコン層308に、あらか
じめ含まれているので、ここでは、特に図示しない。次
に、上述した、第３回のリソグラフィ工程で、コレクタ
電極コンタクト部開孔端、およびベース電極コンタクト
部開孔端ｂと、コレクタ電極319、およびベース電極320
との合せ余裕S2、並びにエミッタ電極引き出し用ポリシ
リコン層309と、エミッタ電極321との合せ余裕S3を見な
ければならない。また、上記各電極間の間隔をＤとした
場合、エミッタ開孔端ａと、ベース電極コンタクト部開
孔端、およびコレクタ電極コンタクト部開孔端ｂとの幅
Ｗは、 Ｗ＝S1＋S2＋S3＋Ｄ となる。したがって、その工程上、このＷの幅以下の素
子微細化は望めない。しかも、合せ余裕S1においては、
通常の合せ余裕よりも、0.5μｍ以上大きく取らなけれ
ばならない。
以上説明したような制約から、第３図（ａ）ないし第
３図（ｆ）に示した、従来の自己整合型バイポーラトラ
ンジスタの製造方法では、たとえリソグラフィの精度が
向上しても、エミッタ開孔端ａと、コレクタ電極コンタ
クト部開孔端、およびベース電極コンタクト部開孔端ｂ
との間隔は、 Ｗ＝S1＋S2＋S3＋Ｄ であり、最低でもＷの間隔を必要とする。さらに、所望
のエミッタ領域316の不純物濃度分布を得るために、合
せ余裕S1には、通常の合せ余裕よりも、0.5μｍ以上大
きくしなければならない。したがって、素子の微細化に
不利である。また、素子の微細化は、すなわち、素子に
形成される各電極や、各電極引き出し用ポリシリコン層
の微細化による面積の縮小は、素子の集積度の向上のた
めばかりではなく、例えばベース電極引き出し用ポリシ
リコン層308の短縮化によるベース抵抗低減等のよう
な、寄生素子の低減のためにも必要である。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、半
導体装置の電極、および金属配線の形成工程において、
リソグラフィ工程を減少させることにより、現在のリソ
グラフィの精度と同程度の精度でも、より小さな面積内
に、素子の電極、および配線を形成し、素子の微細化を
図り集積度を向上させ、さらに工程数減少による歩留り
の向上、およびコスト低減を可能とする半導体装置の製
造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明の一態様に係る
半導体装置の製造方法では、第１導電型の半導体基板に
形成された第２導電型の高濃度埋込層と、前記基板上に
形成された第２導電型のエピタキシャル層と、前記エピ
タキシャル層に形成された、このエピタキシャル層の表
面から前記埋込層に達する第２導電型の高濃度コレクタ
取り出し領域と、前記エピタキシャル層の表面部分に形
成されたフィールド絶縁膜と、前記フィールド絶縁膜以
外の前記エピタキシャル層の表面部分に形成された、前
記フィールド絶縁膜よりも薄い第１の絶縁膜と、前記第
１の絶縁膜下で前記高濃度コレクタ取り出し領域以外の
エピタキシャル層に形成された第１導電型のベース領域
と、前記高濃度コレクタ取り出し領域上の前記第１の絶
縁膜に形成された第１の孔と、前記ベース領域上の前記
第１の絶縁膜に形成された第２の孔と、前記第１の孔を
介して前記高濃度コレクタ取り出し領域に接するコレク
タ引き出し電極と、前記第２の孔を介して前記ベース領
域に接するとともに前記素子分離領域上に延在する部分
を持つベース引き出し電極と、前記ベース領域に含まれ
るエミッタ形成予定領域上の前記ベース引き出し電極に
形成された第３の孔と、前記エピタキシャル層の上方全
面に形成された、前記コレクタ引き出し電極と前記ベー
ス引き出し電極とを絶縁する第２の絶縁膜と、前記第２
の絶縁膜の前記第３の孔に応じた部分に形成された、前
記ベース引き出し電極に接することなく前記エミッタ形
成予定領域に達する第４の孔と、前記第２の絶縁膜上全
面に形成された、前記第４の孔を介して前記エミッタ形
成予定領域に接する第１の導電体膜とを含む構造体を形
成した後、 前記第１の導電体膜に第２導電型の不純物を導入し、前
記第１の導電体膜の、前記コレクタ引き出し電極のコレ
クタ電極コンタクト孔形成予定領域の上方の部分、およ
び前記ベース引き出し電極の素子分離領域上に延在する
部分に存在するベース電極コンタクト孔形成予定領域の
上方の部分それぞれに応じた領域に、第５、第６の孔を
形成し、前記第２の絶縁膜の上方全面に、前記第１の導
電体膜を被覆する第３の絶縁膜を形成し、前記第３の絶
縁膜により被覆された第１の導電体膜から、前記ベース
領域に含まれる前記エミッタ形成予定領域に第２導電型
の不純物を拡散させ、第２導電型のエミッタ領域を形成
し、前記第３の絶縁膜を除去するとともに、前記第１の
導電体膜をマスクとして、前記第５の孔の下および前記
第６の孔の下にそれぞれ存在する前記第２の絶縁膜を除
去し、この第２の絶縁膜に、コレクタ電極用コンタクト
孔およびベース電極用コンタクト孔をそれぞれ形成し、
前記第２の絶縁膜の上方全面に、前記第１の導電体膜を
被覆する第２の導電体膜を形成し、前記第２の導電体膜
を前記第１の導電体膜とともにパターニングし、前記第
２の導電体膜を少なくともコレクタ、ベースおよびエミ
ッタ電極の形状に加工することを特徴としている。
また、この発明の他の態様に係る半導体装置の製造方
法では、第１導電型の半導体基板に形成された第２導電
型の高濃度埋込層と、前記基板上に形成された第２導電
型のエピタキシャル層と、前記エピタキシャル層に形成
された、このエピタキシャル層の表面から前記埋込層に
達する第２導電型の高濃度コレクタ取り出し領域と、前
記エピタキシャル層の表面部分に形成されたフィールド
絶縁膜と、前記フィールド絶縁膜以外の前記エピタキシ
ャル層の表面部分に形成された、前記フィールド絶縁膜
よりも薄い第１の絶縁膜と、前記第１の絶縁膜下で前記
高濃度コレクタ取り出し領域以外のエピタキシャル層に
形成された第１導電型のベース領域と、前記第１の絶縁
膜に形成された、前記ベース形成領域に含まれるエミッ
タ形成予定領域に達する第１の孔と、前記エピタキシャ
ル層上方全面に形成された、前記第１の孔を介して前記
エミッタ形成予定領域に接する第１の導電体膜とを含む
構造体を形成した後、 前記第１の導電体膜に、第２導電型の不純物を導入し、
前記第１の導電体膜の、前記コレクタ取り出し領域のコ
レクタ電極コンタクト孔形成予定領域の上方の部分、お
よび前記ベース領域のベース電極コンタクト孔形成予定
領域の上方の部分それぞれに応じた領域に、第２、第３
の孔を形成し、前記エピタキシャル層上方全面に、前記
第１の導電体膜を被覆する第２の絶縁膜を形成し、前記
第２の絶縁膜により被覆された第１の導電体膜から、前
記ベース領域に含まれる前記エミッタ形成予定領域に第
２導電型の不純物を拡散させ、第２導電型のエミッタ領
域を形成し、前記第２の絶縁膜を除去するとともに、前
記第１の導電体膜をマスクとして、前記第２の孔の下お
よび前記第３の孔の下にそれぞれ存在する前記第１の絶
縁膜を除去し、この第１の絶縁膜に、コレクタ電極用コ
ンタクト孔およびベース電極用コンタクト孔をそれぞれ
形成し、前記エピタキシャル層上方全面に、前記第１の
導電体膜を被覆する第２の導電体膜を形成し、前記第２
の導電体膜を前記第１の導電体膜とともにパターニング
し、前記第２の導電体膜を少なくともコレクタ、ベース
およびエミッタ電極の形状に加工することを特徴として
いる。
（作用） 上記構成を有する半導体装置の製造方法であると、コ
レクタ電極用コンタクト孔およびベース電極用コンタク
ト孔それぞれが、第１の導電体膜に形成された第５、第
６の孔、あるいは第２、第３の孔に自己整合して形成さ
れますので、従来、第１の導電体膜をエミッタ電極形状
にパターニングした後、コレクタ電極用コンタクト孔お
よびベース電極用コンタクト孔を形成する方法に比べ、
リソグラフィ工程を減少でき、合せ余裕を少なくするこ
とができる。よって、工程数の減少と、微細化とを同時
に達成することができる。
さらに、第１の導電体膜をエミッタ電極形状にパター
ニングせずに、コレクタ電極コンタクト孔形成予定領域
の上方の部分およびベース電極コンタクト孔形成予定領
域の上方の部分それぞれに応じた領域に、第５、第６の
孔、あるいは第２、第３の孔を形成するので、エミッタ
形成予定領域に接する第１の導電体膜を、広く残すこと
ができる。このため、エミッタ領域を形成するための第
２導電型の不純物を、第１の導電体膜に充分に残してお
くことができる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる半
導体装置の製造方法について説明する。
第１図（ａ）ないし第１図（ｇ）は、この発明の第１
の実施例に係わる半導体装置の製造方法について、製造
工程順に示した断面図である。
まず、第１図（ａ）には、通常の自己整合型バイポー
ラトランジスタの製造方法により、エミッタ電極引き出
し用ポリシリコン層109が形成された時点までを示して
いる。
第１図（ａ）に示すように、例えばｐ型シリコン基板
101上には、高濃度n+型埋込層102が形成されている。こ
の高濃度n+型埋込層102上には、コレクタ領域となるｎ
型エピタキシャル層104、およびコレクタ取り出し領域
となる上記ｎ型エピタキシャル層104より濃度の高い、
高濃度n+型拡散領域102′が形成されている。さらに、
素子分離領域として、フィールド酸化膜105が選択的に
形成されている。この素子分離領域としてのフィールド
酸化膜105の下部には、高濃度p+型チャネルカット領域1
03が形成されている。一方、このフィールド酸化膜105
によって分離された素子領域のうち、まず、上記コレク
タ取り出し領域となる高濃度n+型拡散領域102′上に
は、コレクタ電極引き出し用ポリシリコン層107が形成
されている。また、コレクタ領域となる上記ｎ型エピタ
キシャル層104上には、ベース電極引き出し用ポリシリ
コン層108、およびエミッタ引き出し用ポリシリコン層1
09が形成されている。これらのポリシリコン層108と、1
09とは、酸化膜110により、互いに電気的に分離されて
いる。また、コレクタ領域となる上記ｎ型エピタキシャ
ル層104内には、高濃度p+型外部ベース領域106′、およ
びｐ型真性ベース領域106が形成されている。さらに、
エミッタ電極引き出し用ポリシリコン層109には、ｎ型
エミッタ領域形成用不純物である。例えばヒ素（As）11
1が、例えばドーズ量１×1016cm-2の条件でイオン注入
されている。また、ポリシリコン層109を形成する際
に、エミッタ形成用の不純物を含有させて形成してもよ
い。しかしながら、エミッタ領域の不純物分布を、より
高精度に制御するには、イオン注入法が優れている。
次に、第１図（ｂ）に示すように、ホトレジスト112
を全面に塗布し、写真蝕刻法により、所定形状に前記ホ
トレジスト112を現像し、これをブロックにエミッタ電
極引き出し用ポリシリコン層109を所定形状にパターニ
ングする。この時、コレクタ電極引き出し用ポリシリコ
ン層107、およびベース電極引き出し用ポリシリコン層1
08へのコンタクト孔開孔予定領域107′、および108′に
対し、エミッタ電極引き出し用ポリシリコン層109がパ
ターニングされる。これが、本第１の実施例での第１回
のリソグラフィ工程である。ここで、従来技術同様、エ
ミッタ電極引き出し用ポリシリコン層109を、通常の、
例えばCF4＋O2のガスを用いた反応性イオンエッチング
法によってパターニングした場合、このポリシリコン層
109にサイドエッチ部分113が形成されてしまう。しかし
ながら、本第１の実施例によれば、ポリシリコン層109
が、エミッタ形成予定領域116′と、コンタクト孔開孔
予定領域107′、および108′との間の広い領域に残存し
ており、ポリシリコン層109に含有されている。エミッ
タ領域形成のための不純物の実効的な濃度は低下しな
い。
次に、第１図（ｃ）に示すように、前記ホトレジスト
112を除去し、全面に、例えばCVD法によりシリコン酸化
膜114を形成し、その後、熱処理することにより、エミ
ッタ電極引き出し用ポリシリコン層109中のエミッタ形
成用のｎ型不純物であるヒ素111を、熱拡散させること
により、高濃度n+型エミッタ領域116を形成する。この
時、あらかじめ、コレクタ、およびベースコンタクト部
115′、およびエミッタ電極引き出し用ポリシリコン層1
09を、それぞれ100μｍ程度にしたトランジスタを配置
しておけば、各コンタクト部上の酸化膜110、114をエッ
チングし、針をあてることにより、容易にトランジスタ
特性をモニタすることができ、拡散量の制御に有効であ
る。
次に、第１図（ｄ）に示すように、例えばCF4とH2等
のガスを用いた反応性イオンエッチング法により、酸化
膜114を除去し、さらにエッチングを継続することによ
り、所定形状にパターニングされているエミッタ電極引
き出し用ポリシリコン層109をマスクとして、コレクタ
電極引き出し用ポリシリコン層107、およびベース電極
引き出し用ポリシリコン層108に対し、コンタクト孔115
を開孔する。
次に、第１図（ｅ）に示すように、全面に、例えばス
パッタ法によりアルミニウム層117を形成する。これ
は、アルミニウムではなくても、種々の、電極材料を選
択できることは勿論である。
次に、第１図（ｆ）に示すように、全面にホトレジス
ト318を塗布し、写真蝕刻法により、所定形状に前記ホ
トレジスト118を現像し、これをマスクに、CCl4等のガ
スを用いた反応性イオンエッチングにより、アルミニウ
ム層117を所定形状にパターニングし、さらに続いて、
エミッタ電極引き出し用ポリシリコン層109もパターニ
ングしてコレクタ電極119、ベース電極120、およびエミ
ッタ電極121を形成する。これが、本実施例における第
２回のリソグラフィ工程である。
次に、第１図（ｇ）に示すように、前記ホトレジスト
118を除去することにより、この発明に係わる半導体装
置の製造方法により、自己整合型バイポーラトランジス
タの、コレクタ電極119、ベース電極120、およびエミッ
タ電極121が形成される。
次に、同図（ｇ）を参照して、第１の実施例に係わる
半導体装置の製造方法によって製造された、自己整合型
バイポーラトランジスタのエミッタ開孔端と、コレクタ
電極コンタクト部開孔端、およびベース電極コンタクト
部開孔端との間隔について説明する。
同図（ｇ）に示すように、まず、上述した第１回のリ
ソグラフィ工程で、コレクタ電極引き出し用ポリシリコ
ン層107、およびベース電極引き出し用ポリシリコン層1
08と、コンタクト孔115との合せ余裕を見る。この合せ
余裕は、コレクタ電極引き出し用ポリシリコン層107、
およびベース電極引き出し用ポリシリコン層108に、あ
らかじめ含まれているので、ここでは特に図示しない。
次に、上述した第２回のリソグラフィ工程で、コレクタ
電極コンタクト部開孔端、およびベース電極コンタクト
部開孔端ｂと、ベース電極119、およびコレクタ電極120
との合せ余裕S2、並びにエミッタ開孔端ａと、エミッタ
電極121との合せ余裕S1を見る。また、上記各電極間の
間隔をＤとした場合、エミッタ開孔端ａと、ベース電極
コンタクト部開孔端、およびコレクタ電極コンタクト開
孔端ｂとの幅Ｗは、 Ｗ＝S1＋S2＋Ｄ となる。幅Ｗは、従来よりも、合せ余裕が１回分低減さ
れる。この低減された合せ余裕には、従来、エミッタ電
極引き出しポリシリコン層において、電極のエミッタ領
域形成のための不純物の、実効的な濃度を低下させない
ようにするため、通常の合せ余裕より、0.5μｍ以上大
きくとっていた部分が含まれている。よって、リソグラ
フィ工程の減少による素子に形成される各電極や、各引
き出し電極、特にエミッタ電極引き出し用ポリシリコン
層109を微細化できる、本発明の効果は高いものにな
る。
このような、第１の実施例に係わる半導体装置（自己
整合型バイポーラトランジスタ）の製造方法によれば、
従来の技術では、少なくとも３回必要としたリソグラフ
ィ工程を、２回に低減することができる。したがって、
合せ余裕を１回分見なくても良いことになり、素子の微
細化に有利である。また、従来、エミッタ電極引き出し
用ポリシリコン層309（（第３図（ａ）ないし第３図
（ｆ）に図示する）にサイドエッチ部分が形成されるこ
とにより、エミッタ領域形成用の不純物の、実効的な濃
度が低下していた問題は、素子の微細化を損ねることな
く、エミッタ電極引き出し用ポリシリコン層109を、エ
ミッタ形成領域107′と、コレクタ、およびエミッタコ
ンタクト孔開孔領域108′との間の、広い領域に残存さ
せることができるので解決される。したがって、従来、
エミッタ電極引き出し用ポリシリコン層を、合せ余裕以
上に大きくしなければならなかった点も、この第１の実
施例によれば、エミッタ電極引き出し用ポリシリコン層
109は、エミッタ開孔端との合せ余裕だけを見ればよ
い。このことからからも、素子の微細化に有利である。
このように、リソグラフィ工程を減少できることによ
り、より小さな面積内に、素子の電極、および配線を形
成できる。したがって、素子の微細化、工程数減少によ
る歩留りの向上、および製造コストの低減が達成され
る。また、素子の形成される面積の縮小、特にエミッタ
電極引き出し用ポリシリコン層109の短縮にともない、
例えばベース電極引き出し用ポリシリコン層108も短縮
され、ベース抵抗が低減される。このように、ベース抵
抗のような寄生素子の低減もあわせて達成される。さら
に、金属配線の下には、ポリシリコン層が存在している
ことにより、段差が緩和され、配線の段切れが起こりに
くくなる。また、第１図（ｃ）の工程で説明したよう
に、エミッタ拡散以前に、ベース、およびコレクタのコ
ンタクトパターンが形成されていることから、部分的に
絶縁膜を剥離することにより、容易にトランジスタ特性
をモニタすることができ、拡散制御に有効である。
第２図（ａ）ないし第２図（ｇ）は、この発明の第２
の実施例に係わる半導体装置の製造方法について、製造
工程順に示した断面図である。
この第２の実施例は、本発明が、自己整合型バイポー
ラトランジスタの製造方法でなくとも、一般的なバイポ
ーラトランジスタの製造方法でも適用できることを示し
た例である。
まず、第２図（ａ）には、通常の一般的なバイポーラ
トランジスタの製造方法により、エミッタ電極引き出し
用ポリシリコン層209が形成された時点までを示してい
る。
第２図（ａ）に示すように、例えばｐ型シリコン基板
201上には、高濃度n+型埋込層202が形成されている。こ
の高濃度n+型埋込層202上には、コレクタ領域となるｎ
型エピタキシャル層204、およびコレクタ取り出し領域
となる上記ｎ型エピタキシャル層204より濃度の高い、
高濃度n+型拡散領域202′が形成されている。さらに、
素子分離領域として、フィールド酸化膜205が形成され
ている。この素子分離領域としてのフィールド酸化膜20
5の下部には、高濃度p+型チャネルカット領域203が形成
されている。一方、このフィールド酸化膜205によって
分離された素子領域上には、酸化膜210が形成されてい
る。また、コレクタ領域となる上記ｎ型エピタキシャル
層204内には、高濃度p+型外部ベース領域106′およびｐ
型真性ベース領域106が形成されている。このｐ型真性
ベース領域106に対し、上記酸化膜210を通して、エミッ
タ開孔部が形成されている。また、このエミッタ開孔部
も含み、全面に、エミッタ引き出し用となるポリシリコ
ン層209が形成されている。さらに、エミッタ電極引き
出し用ポリシリコン層209には、ｎ型エミッタ領域形成
用不純物、例えばヒ素211がイオン注入されている。ま
た、ポリシリコン層209を形成する際に、エミッタ形成
用の不純物を含有させて形成してもよい。しかしなが
ら、エミッタ領域の不純物分布を、より高精度に制御す
るには、イオン注入法が優れている。
次に、第２図（ｂ）に示すように、ホトレジスト212
を全面に塗布し、写真蝕刻法により、所定形状に前記ホ
トレジスト212を現像し、これをブロックにエミッタ電
極引き出し用ポリシリコン層209を所定形状にパターニ
ングする。この時、高濃度n+型コレクタ取り出し領域20
2′、および高濃度p+型外部ベース領域206′へのコンタ
クト孔開孔予定領域207′、および208′に対し、エミッ
タ電極引き出し用ポリシリコン層209が所定形状にパタ
ーニングされる。これが、本第２の実施例での第１回の
リソグラフィ工程である。ここで、従来技術、および第
１の実施例同様、エミッタ電極引き出し用ポリシリコン
層209を、通常のCF4＋O2のガスを用いた反応性イオンエ
ッチング法によって、所定形状にパターニングした際、
このポリシリコン層209にサイドエッチ部分213が形成さ
れてしまう。しかしながら、本第２の実施例によれば、
ポリシリコン層209が、エミッタ形成予定領域216′と、
コンタクト孔開孔予定領域207′、および208′との間の
広い領域に残存しており、ポリシリコン層209に導入さ
れている、エミッタ領域形成用の不純物の実効的な濃度
は低下しない。
次に、第２図（ｃ）に示すように、前記ホトレジスト
212を除去し、全面に、例えばCVD法によりシリコン酸化
膜214を形成し、その後、熱処理することにより、エミ
ッタ電極引き出し用ポリシリコン層209中のｎ型不純物
であるヒ素211を、熱拡散させることにより、高濃度n+
型エミッタ領域216を形成する。
次に、第２図（ｄ）に示すように、例えばCF4とH2等
のガスを用いた反応性イオンエッチング法により、シリ
コン酸化膜214を除去し、さらにエッチングを継続する
ことにより、所定形状にパターニングされているエミッ
タ電極引き出し用ポリシリコン層209をマスクとして、
高濃度n+型コレクタ取り出し領域202′、および高濃度p
+型外部ベース領域206に対し、コンタクト孔215を開孔
する。
次に、第２図（ｅ）に示すように、全面に、例えばス
パッタ法によりアルミニウム層217を形成する。これ
は、第１の実施例同様、アルミニウムでなくても、種々
の電極材料を選択できることは勿論である。
次に、第２図（ｆ）に示すように、全面に、ホトレジ
スト218を塗布し、写真蝕刻法により、所定形状に前記
ホトレジスト218を現像し、これをブロックに前記アル
ミニウム層217を所定形状にパターニングし、さらに続
いて、エミッタ電極引き出し用ポリシリコン層209もパ
ターニングしてコレクタ電極219、ベース電極220、およ
びエミッタ電極221を形成する。これが、本第２の実施
例における第２回のリソグラフィ工程である。
次に、第２図（ｇ）に示すように、前記ホトレジスト
218を除去し、この発明の第２の実施例に係わる半導体
装置の製造方法により、一般的なバイポーラトランジス
タの、コレクタ電極219、ベース電極220、およびエミッ
タ電極221が形成される。
次に、同図（ｇ）を参照して、エミッタ開孔端とコレ
クタ、およびベース開孔端との間隔について説明する。
第２図（ｇ）に示すように、まず、第１回のリソグラ
フィ工程において、高濃度n+型コレクタ領域202、およ
びｐ型ベース領域206との合せ余裕を見る。この合せ余
裕はコンタクト孔215がコレクタ領域202、およびベース
領域206にコンタクトされるかという合せ余裕である。
従って、この合せ余裕は、下層に位置するコレクタ領域
202、およびベース領域206の幅に含まれている。ここで
は、特に図示しない。次に、第２回のリソグラフィ工程
において、エミッタ開孔端ａとの合せ余裕S1と、コレク
タ、およびベース開孔端ｂとの合せ余裕S2を見る。ま
た、この第２回のリソグラフィ工程で、アルミニウム層
217を各電極に分離する間隔をＤとした場合、エミッタ
開孔端ａと、コレクタ、およびベース開孔端ｂとの幅Ｗ
は、各合せ余裕を考えると、 Ｗ＝S1＋S2＋Ｄ となり、最低幅Ｗは、第１の実施例同様、合せ余裕S3の
分だけ、微細化が可能であることが明確である。
このような、第２の実施例に係わる半導体装置（バイ
ポーラトランジスタ）の製造方法によれば、第１の実施
例同様、リソグラフィ工程を、２回に低減することがで
き、素子の微細化に有利である。また、第１の実施例同
様、製造歩留りの向上、および製造コストの低減も併せ
て為される。
また、第２図（ｂ）に示すエミッタ電極引き出し用ポ
リシリコン層209に対するエミッタ領域形成用不純物211
のイオン注入によるダメージ、および高濃度の不純物か
ら起こるサイドエッチ部分213形成の問題は、素子の微
細化に不利になることなく、充分に該ポリシリコン層20
9が残存していることから、所望の不純物プロファイル
を持つ高濃度n+型エミッタ領域216の形成が可能とな
る。さらに、第１の実施例同様、金属配線の下にポリシ
リコン層が存在するため、段差が緩和され、配線の段切
れが起こりにくくなる。また、エミッタ拡散以前に、ベ
ース、およびコレクタのコンタクトパターンが形成され
ていることから、部分的に絶縁膜を剥離することによ
り、容易にトランジスタ特性をモニタすることができ、
拡散制御に有効である。
［発明の効果］ 以上説明したようにこの発明によれば、半導体装置の
電極、および金属配線の形成工程において、リドグラフ
ィ工程を削減することが可能となることにより、従来
と、同程度のリソグラフィの精度でも、より小さい面積
内に、素子の電極、および配線を形成することが可能と
なり、集積度が向上し、さらに、歩留りがよく、製造コ
ストの低い半導体装置の製造方法が提供される。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｇ）は、この発明の第１の
実施例に係わる半導体装置の製造方法について製造工程
順に示した断面図、第２図（ａ）ないし第２図（ｇ）
は、この発明の第２の実施例に係わる半導体装置の製造
方法について製造工程順に示した断面図、第３図（ａ）
ないし第３図（ｆ）は、従来技術による半導体装置の製
造方法について製造工程順に示した断面図である。 101……ｐ型半導体基板、102……n+型コレクタ領域、10
3……p+型チャネルカット領域、104……ｎ型エピタキシ
ャル層、105……素子分離領域、106……ｐ型ベース領
域、107……コレクタ電極引き出し用ポリシリコン層、1
08……ベース電極引き出し用ポリシリコン層、109……
エミッタ電極引き出し用ポリシリコン層、110……酸化
膜、111……ヒ素（As）イオン、112……ホトレジスト、
113……サイドエッチ部分、114……酸化膜、115……コ
ンタクト孔、115′……コンタクト部、116……n+型エミ
ッタ領域、117……アルミニウム層、118……ホトレジス
ト、119……コレクタ電極、120……ベース電極、121…
…エミッタ電極、201……ｐ型半導体基板、202……n+型
コレクタ領域、203……p+型チャネルカット領域、204…
…ｎ型エピタキシャル層、205……素子分離領域、206…
…ｐ型ベース領域、209……エミッタ電極引き出し用ポ
リシリコン層、211……ヒ素（As）イオン、212……ホト
レジスト、213……サイドエッチ部分、214……酸化膜、
215……コンタクト孔、215′……コンタクト部、216…
…n+型エミッタ領域、217……アルミニウム層、218……
ホトレジスト、219……コレクタ電極、220……ベース電
極、221……エミッタ電極、301……ｐ型半導体基板、30
2……n+型コレクタ領域、303……p+型チャネルカット領
域、304……ｎ型エピタキシャル層、305……素子分離領
域、306……ｐ型ベース領域、307……コレクタ電極引き
出し用ポリシリコン層、308……ベース電極引き出し用
ポリシリコン層、309……エミッタ電極引き出し用ポリ
シリコン層、310……酸化膜、311……ヒ素（As）イオ
ン、312……ホトレジスト、313……サイドエッチ部分、
314……ホトレジスト、315……コンタクト孔、316……n
+型エミッタ領域、317……アルミニウム層、318……ホ
トレジスト、319……コレクタ電極、320……ベース電
極、321……エミッタ電極、ａ……エミッタ開孔端、ｂ
……コレクタ、ベース開孔端、ｃ……ポリシリコン層端
面、Ｄ……電極分離間隔、Ｗ……エミッタ開孔端とコレ
クタ、ベース開孔端との幅、S1,S2,S3……合せ余裕。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/50 Ｂ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板に形成された第２
    導電型の高濃度埋込層と、前記基板上に形成された第２
    導電型のエピタキシャル層と、前記エピタキシャル層に
    形成された、このエピタキシャル層の表面から前記埋込
    層に達する第２導電型の高濃度コレクタ取り出し領域
    と、前記エピタキシャル層の表面部分に形成されたフィ
    ールド絶縁膜と、前記フィールド絶縁膜以外の前記エピ
    タキシャル層の表面部分に形成された、前記フィールド
    絶縁膜よりも薄い第１の絶縁膜と、前記第１の絶縁膜下
    で前記高濃度コレクタ取り出し領域以外のエピタキシャ
    ル層に形成された第１導電型のベース領域と、前記高濃
    度コレクタ取り出し領域上の前記第１の絶縁膜に形成さ
    れた第１の孔と、前記ベース領域上の前記第１の絶縁膜
    に形成された第２の孔と、前記第１の孔を介して前記高
    濃度コレクタ取り出し領域に接するコレクタ引き出し電
    極と、前記第２の孔を介して前記ベース領域に接すると
    ともに前記素子分離領域上に延在する部分を持つベース
    引き出し電極と、前記ベース領域に含まれるエミッタ形
    成予定領域上の前記ベース引き出し電極に形成された第
    ３の孔と、前記エピタキシャル層の上方全面に形成され
    た、前記コレクタ引き出し電極と前記ベース引き出し電
    極とを絶縁する第２の絶縁膜と、前記第２の絶縁膜の前
    記第３の孔に応じた部分に形成された、前記ベース引き
    出し電極に接することなく前記エミッタ形成予定領域に
    達する第４の孔と、前記第２の絶縁膜上全面に形成され
    た、前記第４の孔を介して前記エミッタ形成予定領域に
    接する第１の導電体膜とを含む構造体を形成した後、 前記第１の導電体膜に、第２導電型の不純物を導入する
    工程と、 前記第１の導電体膜の、前記コレクタ引き出し電極のコ
    レクタ電極コンタクト孔形成予定領域の上方の部分、お
    よび前記ベース引き出し電極の素子分離領域上に延在す
    る部分に存在するベース電極コンタクト孔形成予定領域
    の上方の部分それぞれに応じた領域に、第５、第６の孔
    を形成する工程と、 前記第２の絶縁膜の上方全面に、前記第１の導電体膜を
    被覆する第３の絶縁膜を形成する工程と、 前記第３の絶縁膜により被覆された第１の導電体膜か
    ら、前記ベース領域に含まれる前記エミッタ形成予定領
    域に第２導電型の不純物を拡散させ、第２導電型のエミ
    ッタ領域を形成する工程と、 前記第３の絶縁膜を除去するとともに、前記第１の導電
    体膜をマスクとして、前記第５の孔の下および前記第６
    の孔の下にそれぞれ存在する前記第２の絶縁膜を除去
    し、この第２の絶縁膜に、コレクタ電極用コンタクト孔
    およびベース電極用コンタクト孔をそれぞれ形成する工
    程と、 前記第２の絶縁膜の上方全面に、前記第１の導電体膜を
    被覆する第２の導電体膜を形成する工程と、 前記第２の導電体膜を前記第１の導電体膜とともにパタ
    ーニングし、前記第２の導電体膜を少なくともコレク
    タ、ベースおよびエミッタ電極の形状に加工する工程と を具備することを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記第１の導電体膜はポリシリコンであ
    り、このポリシリコンに、前記第２導電型の不純物を導
    入するとき、イオン注入法を用いることを特徴とする請
    求項（１）に記載の半導体装置の製造方法。
  3. 【請求項３】第１導電型の半導体基板に形成された第２
    導電型の高濃度埋込層と、前記基板上に形成された第２
    導電型のエピタキシャル層と、前記エピタキシャル層に
    形成された、このエピタキシャル層の表面から前記埋込
    層に達する第２導電型の高濃度コレクタ取り出し領域
    と、前記エピタキシャル層の表面部分に形成されたフィ
    ールド絶縁膜と、前記フィールド絶縁膜以外の前記エピ
    タキシャル層の表面部分に形成された、前記フィールド
    絶縁膜よりも薄い第１の絶縁膜と、前記第１の絶縁膜下
    で前記高濃度コレクタ取り出し領域以外のエピタキシャ
    ル層に形成された第１導電型のベース領域と、前記第１
    の絶縁膜に形成された、前記ベース形成領域に含まれる
    エミッタ形成予定領域に達する第１の孔と、前記エピタ
    キシャル層上方全面に形成された、前記第１の孔を介し
    て前記エミッタ形成予定領域に接する第１の導電体膜と
    を含む構造体を形成した後、 前記第１の導電体膜に、第２導電型の不純物を導入する
    工程と、 前記第１の導電体膜の、前記コレクタ取り出し領域のコ
    レクタ電極コンタクト孔形成予定領域の上方の部分、お
    よび前記ベース領域のベース電極コンタクト孔形成予定
    領域の上方の部分それぞれに応じた領域に、第２、第３
    の孔を形成する工程と、 前記エピタキシャル層上方全面に、前記第１の導電体膜
    を被覆する第２の絶縁膜を形成する工程と、 前記第２の絶縁膜により被覆された第１の導電体膜か
    ら、前記ベース領域に含まれる前記エミッタ形成予定領
    域に第２導電型の不純物を拡散させ、第２導電型のエミ
    ッタ領域を形成する工程と、 前記第２の絶縁膜を除去するとともに、前記第１の導電
    体膜をマスクとして、前記第２の孔の下および前記第３
    の孔の下にそれぞれ存在する前記第１の絶縁膜を除去
    し、この第１の絶縁膜に、コレクタ電極用コンタクト孔
    およびベース電極用コンタクト孔をそれぞれ形成する工
    程と、 前記エピタキシャル層上方全面に、前記第１の導電体膜
    を被覆する第２の導電体膜を形成する工程と、 前記第２の導電体膜を前記第１の導電体膜とともにパタ
    ーニングし、前記第２の導電体膜を少なくともコレク
    タ、ベースおよびエミッタ電極の形状に加工する工程と を具備することを特徴とする半導体装置の製造方法。
  4. 【請求項４】前記第１の導電体膜はポリシリコンであ
    り、このポリシリコンに、前記第２導電型の不純物を導
    入するとき、イオン注入法を用いることを特徴とする請
    求項（３）に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456325A (ja) * 1990-06-26 1992-02-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5204277A (en) * 1992-02-03 1993-04-20 Motorola, Inc. Method of forming bipolar transistor having substrate to polysilicon extrinsic base contact
KR0161378B1 (ko) * 1994-06-13 1998-12-01 김광호 바이폴라 접합 트랜지스터 제조방법
US6008121A (en) * 1996-03-19 1999-12-28 Siemens Aktiengesellschaft Etching high aspect contact holes in solid state devices
US5786623A (en) * 1996-10-22 1998-07-28 Foveonics, Inc. Bipolar-based active pixel sensor cell with metal contact and increased capacitive coupling to the base region

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51127682A (en) * 1975-04-30 1976-11-06 Fujitsu Ltd Manufacturing process of semiconductor device
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
JPS56115525A (en) * 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4465528A (en) * 1981-07-15 1984-08-14 Fujitsu Limited Method of producing a walled emitter semiconductor device
JPS5866359A (ja) * 1981-09-28 1983-04-20 Fujitsu Ltd 半導体装置の製造方法
JPS5975659A (ja) * 1982-10-22 1984-04-28 Fujitsu Ltd 半導体装置の製造方法
EP0170250B1 (en) * 1984-07-31 1990-10-24 Kabushiki Kaisha Toshiba Bipolar transistor and method for producing the bipolar transistor
US4693782A (en) * 1985-09-06 1987-09-15 Matsushita Electric Industrial Co., Ltd. Fabrication method of semiconductor device
KR900005123B1 (ko) * 1987-09-26 1990-07-19 삼성전자 주식회사 바이폴라 트랜지스터의 제조방법

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