JPS5975659A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5975659A JPS5975659A JP57185508A JP18550882A JPS5975659A JP S5975659 A JPS5975659 A JP S5975659A JP 57185508 A JP57185508 A JP 57185508A JP 18550882 A JP18550882 A JP 18550882A JP S5975659 A JPS5975659 A JP S5975659A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
-
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- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特にバイポーラ
・トランジスタとショットキ・バリア・ダイオードが同
一半導体基板上に併設される構造を有する半導体装置の
製造方法に関する。
・トランジスタとショットキ・バリア・ダイオードが同
一半導体基板上に併設される構造を有する半導体装置の
製造方法に関する。
（ｂ） 技術の背景
トランジスタφトランジスタ・ロジック（ＴＴＬ）等の
バイポーラ型集積回路（ＩＣ）に於て、少数キャリヤの
蓄積効果によってスイッチング時間が遅れるのを防止す
るために、トランジスタのベース−コレクタ間をショッ
トキ・バリア・ダイオード（ＳＢＤ）でクランプしたｍ
ＢＤＴＴＩ、が多く用いられる。
バイポーラ型集積回路（ＩＣ）に於て、少数キャリヤの
蓄積効果によってスイッチング時間が遅れるのを防止す
るために、トランジスタのベース−コレクタ間をショッ
トキ・バリア・ダイオード（ＳＢＤ）でクランプしたｍ
ＢＤＴＴＩ、が多く用いられる。
一方高集積度のバイポーラＩＣに於ては、素子の微細化
を図る手段として、拡散窓と電極コンタクト窓を兼用す
るウォッシュド・エミッタ法がエミッタ領域の形成に際
して用いられる。
を図る手段として、拡散窓と電極コンタクト窓を兼用す
るウォッシュド・エミッタ法がエミッタ領域の形成に際
して用いられる。
（Ｃ） 従来技術と問題点
上記ウォッシュド拳エミッタ法に於ては各電極コンタク
ト窓内に多結晶シリコン層を形成した後、エミッタ電極
コンタクト窓上に選択的に拡散源である例えはｎ型不純
物が高濃度に含まれる珪酸ガラス層を形成し、該珪酸ガ
ラス層から多結晶シリコン層をとおしてベース領域内に
ｎ型不純物が固相−同相・拡散せしめられた後、多結晶
シリコン層−ヒに金属電極が形成されるが、ＳＢＤに於
ては半導体層と金ｈ４電極との間に多結晶シリコン層が
介在した場合ショットキ接合が形成できない。
ト窓内に多結晶シリコン層を形成した後、エミッタ電極
コンタクト窓上に選択的に拡散源である例えはｎ型不純
物が高濃度に含まれる珪酸ガラス層を形成し、該珪酸ガ
ラス層から多結晶シリコン層をとおしてベース領域内に
ｎ型不純物が固相−同相・拡散せしめられた後、多結晶
シリコン層−ヒに金属電極が形成されるが、ＳＢＤに於
ては半導体層と金ｈ４電極との間に多結晶シリコン層が
介在した場合ショットキ接合が形成できない。
そのため従来高集積度の５ＢＤＴＴＬを形成する際には
次のような製造方法が用いられていた。
次のような製造方法が用いられていた。
即ち例えば第１図（イ）に示すように、ｐ型シリコン（
Ｓｉ）基板１．ｎ＋型埋没層２．ｎ型シリコン・エピタ
キシャル層３からなり、厚い絶縁膜４により画定された
エピタキシャル層３に選択的にｐ型ベース領域５及びｎ
＋型コレクタ・コンタクト領域６が形成されてなる半導
体被処理基板の８１１表面に化学気相成長二酸化シリコ
ン（ＣＶＤ−８ｉＯｚ）膜等からなる絶縁膜７を設けた
後（前記絶縁膜７及び厚い絶縁膜４は熱酸化膜とＣＶＤ
−８ｉＯｚ膜からなる）、第１図（ロ）に示すように第
１のフォト・プロセス工程を紅で形成した第１のレジス
ト・マスク８を用いエツチングを行って前記絶縁膜７に
コレクタ電極コンタクト窓９Ｆ＋、ベース電極コンタン
ト窓９ｂ、エミッタ電極コンタクト窓９Ｃ，ＳＢＤ電極
コンタクト窓９ｄを形成する。
Ｓｉ）基板１．ｎ＋型埋没層２．ｎ型シリコン・エピタ
キシャル層３からなり、厚い絶縁膜４により画定された
エピタキシャル層３に選択的にｐ型ベース領域５及びｎ
＋型コレクタ・コンタクト領域６が形成されてなる半導
体被処理基板の８１１表面に化学気相成長二酸化シリコ
ン（ＣＶＤ−８ｉＯｚ）膜等からなる絶縁膜７を設けた
後（前記絶縁膜７及び厚い絶縁膜４は熱酸化膜とＣＶＤ
−８ｉＯｚ膜からなる）、第１図（ロ）に示すように第
１のフォト・プロセス工程を紅で形成した第１のレジス
ト・マスク８を用いエツチングを行って前記絶縁膜７に
コレクタ電極コンタクト窓９Ｆ＋、ベース電極コンタン
ト窓９ｂ、エミッタ電極コンタクト窓９Ｃ，ＳＢＤ電極
コンタクト窓９ｄを形成する。
次いで第１図（／Ｊに示すように該主面上に後工程に於
てＳＢＤ電極コンタクト窓９ｄ上の多結晶Ｓｉ層を除去
する際のエツチング・ストッパとなる薄いＣＶＤ−８ｉ
０２膜１０を形成した後、第１図に）に示すように第２
のフ第１・・プロセス工程を経て形成した第２のレジス
ト會マスク１１を用いＳＢＤ形成領域１２以外の機能領
域上のＣＶＤ−８ｉＯ２膜１０を選択的にエツチング除
去する。なおこの際のエツチングは、除去するＣＶＤ−
８１０２１ｆｉ １０が絶縁膜７上に形成されているた
めコントロール・エツチングが必要であり、オーバ舎エ
ツチングにより絶縁膜７の厚さが変動する不安定な工程
となる。
てＳＢＤ電極コンタクト窓９ｄ上の多結晶Ｓｉ層を除去
する際のエツチング・ストッパとなる薄いＣＶＤ−８ｉ
０２膜１０を形成した後、第１図に）に示すように第２
のフ第１・・プロセス工程を経て形成した第２のレジス
ト會マスク１１を用いＳＢＤ形成領域１２以外の機能領
域上のＣＶＤ−８ｉＯ２膜１０を選択的にエツチング除
去する。なおこの際のエツチングは、除去するＣＶＤ−
８１０２１ｆｉ １０が絶縁膜７上に形成されているた
めコントロール・エツチングが必要であり、オーバ舎エ
ツチングにより絶縁膜７の厚さが変動する不安定な工程
となる。
次いで第１図（（ホ）に示すように、該主面上に多結晶
Ｓ ｉ 層１３を形成した後、該多結晶Ｓｉ ｐ４１３
上に拡散源となるりん珪酸ガラス（Ｄ−ＰＳＧ）層を形
成し、第３のフォト・プロセス工程を経て形成した第３
のレジスト・マスク１４を用い該Ｄ −ＰＳＧ層の選択
エツチングを行って、コレクタ電極コンタクト窓９ａ及
びエミッタ霜、極コンタクト窓９Ｃ上に選択的にＤ−Ｐ
ＳＧパターン１５を形成する。
Ｓ ｉ 層１３を形成した後、該多結晶Ｓｉ ｐ４１３
上に拡散源となるりん珪酸ガラス（Ｄ−ＰＳＧ）層を形
成し、第３のフォト・プロセス工程を経て形成した第３
のレジスト・マスク１４を用い該Ｄ −ＰＳＧ層の選択
エツチングを行って、コレクタ電極コンタクト窓９ａ及
びエミッタ霜、極コンタクト窓９Ｃ上に選択的にＤ−Ｐ
ＳＧパターン１５を形成する。
次いて所定の熱処理を行い前記Ｄ−ＰＳＧパターン１５
からりん（Ｐ）を同相−固相・拡散させ、第１図（ハ）
に示すようにｐ型ベース領域５内に所定の深さのｎ＋型
エミッタ領域１６を、ｎ＋型コレクタ・コンタクト領域
６内に０４＋型コレクタ・コンタクト領域１７を形成す
る。
からりん（Ｐ）を同相−固相・拡散させ、第１図（ハ）
に示すようにｐ型ベース領域５内に所定の深さのｎ＋型
エミッタ領域１６を、ｎ＋型コレクタ・コンタクト領域
６内に０４＋型コレクタ・コンタクト領域１７を形成す
る。
次いでＤ−ＰＳＧパターン１５をウォッシュ令アウトす
・る。ウォッシュ・アラ］・後の状態は図示し、てない
が、この状態でモニタについては、触針法によるトラン
ジスタ特性（ｈｐＥ等）のチェックがなされる。
・る。ウォッシュ・アラ］・後の状態は図示し、てない
が、この状態でモニタについては、触針法によるトラン
ジスタ特性（ｈｐＥ等）のチェックがなされる。
次いで第１図（ト）に示すように、第４のフォト・ノＧ
プロセス工程を経て形成した第４のレジスト・マスクエ
８を用い選択的に多結晶Ｓｉ層１３を、続いてその下部
のＣＶＤ−８ｉ０２膜１０をエツチング除去しＳＢＤ％
極コンタクト窓９ｄ内にｎ型エピタキシャル層３面を表
出させる。
８を用い選択的に多結晶Ｓｉ層１３を、続いてその下部
のＣＶＤ−８ｉ０２膜１０をエツチング除去しＳＢＤ％
極コンタクト窓９ｄ内にｎ型エピタキシャル層３面を表
出させる。
次いで第４のレジスト・マスク１８を除去し各電極コン
タクト窓を表出せしめた後、該主面上にアルミニウム（
ＡＩ ）ｉを形成し、通常の方法でＡ１層及びその下部
に介在する多結晶Ｓｉ層１３をパターンニングし、第１
図（グ）に示すようにコレクタ電極コンタクト窓９ａ、
ベース電極コンタクト窓９ｂ、エミッタ電極コンタクト
窓９Ｃ上に多結晶Ｓｉ層層重を下部に有しＡＩからなる
コレクタ′「；Ｌイｉ％１９ａ、ベース′ｒＭ、４ｆ１
９ｂ、エミッタ宵１極１９Ｃを、ＳＢＤ電極コンタクト
窓９ｄ上に伯接ｎ型エピタキシャル層３に接するＡ＋−
８ＢＤｔ極工９ｄを形成する方法であった。
タクト窓を表出せしめた後、該主面上にアルミニウム（
ＡＩ ）ｉを形成し、通常の方法でＡ１層及びその下部
に介在する多結晶Ｓｉ層１３をパターンニングし、第１
図（グ）に示すようにコレクタ電極コンタクト窓９ａ、
ベース電極コンタクト窓９ｂ、エミッタ電極コンタクト
窓９Ｃ上に多結晶Ｓｉ層層重を下部に有しＡＩからなる
コレクタ′「；Ｌイｉ％１９ａ、ベース′ｒＭ、４ｆ１
９ｂ、エミッタ宵１極１９Ｃを、ＳＢＤ電極コンタクト
窓９ｄ上に伯接ｎ型エピタキシャル層３に接するＡ＋−
８ＢＤｔ極工９ｄを形成する方法であった。
しかし該従来方法は、上記説明からも明らかなように成
極配線形成工程に至るまでに前後四回のマスク形成工程
が含まれること、ＳＢＤ’Ｋｔ極コンタクト窓部以外に
形成されているエツチング・ストッパ用のＣＶＤ −Ｓ
ｉ０２膜を選択的に除去する際、及びＳＢＤ電極コン
タクト窓上の多結晶Ｓｉ層を除去した後エツチング・ス
トッパとなったＣ■−Ｄ−８ｉ（ｈ膜を除去する際に、
コントロール・エッチツク法を用いねばならぬこと等の
ために工程が非′帛に複雑且つ微妙になり、製造手間が
長くなると共に、製造歩留まりが変動し易いという問題
があった。
極配線形成工程に至るまでに前後四回のマスク形成工程
が含まれること、ＳＢＤ’Ｋｔ極コンタクト窓部以外に
形成されているエツチング・ストッパ用のＣＶＤ −Ｓ
ｉ０２膜を選択的に除去する際、及びＳＢＤ電極コン
タクト窓上の多結晶Ｓｉ層を除去した後エツチング・ス
トッパとなったＣ■−Ｄ−８ｉ（ｈ膜を除去する際に、
コントロール・エッチツク法を用いねばならぬこと等の
ために工程が非′帛に複雑且つ微妙になり、製造手間が
長くなると共に、製造歩留まりが変動し易いという問題
があった。
（ｄｌ 発明の目的
本発明は、製造工程を簡略化す°ることにより、ウォッ
シュド・エミッタ構造のバイポーラ・トランジスタ吉シ
ョットキ・バリア・ダイオードが同一半導体基板上に併
設される構造の半導体装置、例えば５ＢＤＴＴＬ等の製
造手番の短縮及び製造歩留まりの向上を図ることを目的
とするものである。
シュド・エミッタ構造のバイポーラ・トランジスタ吉シ
ョットキ・バリア・ダイオードが同一半導体基板上に併
設される構造の半導体装置、例えば５ＢＤＴＴＬ等の製
造手番の短縮及び製造歩留まりの向上を図ることを目的
とするものである。
（ｅ） 発明の構成
即ち本発明は、エミッタ領域がエミッタ電極コンタクト
窓に整合して形成され、且つ該エミッタ領域に多結晶シ
リコン層を介して接するエミッタ笥、極が設けられるバ
イポーラ・トランジスタとショットキ・バリア・ダイオ
ードが同一半導体基板上に併設される半導体装置の製造
方法に於て、ｐ型ベース領域が選択的に形成されたｎ型
シリコン層上を株う絶縁膜にｐ型ベース領域面を表出す
るエミッタ電極コンタクト窓及びｎ型シリコン層面を表
出するコレクタ電極コンタクト窓を形成し、前記エミッ
タ電極コンタクト窓内のベース領域表出面及びコレクタ
電極コンタクト窓内のｎ型シリコン層表出面を含む絶縁
膜上に多結晶シリコン層を形成し、前記エミッタ電極コ
ンタクト窓及びコレクタ電極コンタクト窓を介し前記多
結晶シリコン層をとおしてｐ型ベース領域及びｎ５ｉシ
リコン層内に選択的に＋１型不純物をイオン注入した後
、前記多結晶シリコン層及び絶縁膜を貫いてｐ型ベース
領域面を表出するベース電極コンタクト窓及びｎｌＪｌ
クシン層面を表出するショットキ・バリア・ダイオード
の電極コンタクト窓を形成し、しかる後前記ｎ型注入不
純物の再分布及び活性化の熱処理を行ってｎ型エミッタ
領域を形成する工程を有することを特徴とする。
窓に整合して形成され、且つ該エミッタ領域に多結晶シ
リコン層を介して接するエミッタ笥、極が設けられるバ
イポーラ・トランジスタとショットキ・バリア・ダイオ
ードが同一半導体基板上に併設される半導体装置の製造
方法に於て、ｐ型ベース領域が選択的に形成されたｎ型
シリコン層上を株う絶縁膜にｐ型ベース領域面を表出す
るエミッタ電極コンタクト窓及びｎ型シリコン層面を表
出するコレクタ電極コンタクト窓を形成し、前記エミッ
タ電極コンタクト窓内のベース領域表出面及びコレクタ
電極コンタクト窓内のｎ型シリコン層表出面を含む絶縁
膜上に多結晶シリコン層を形成し、前記エミッタ電極コ
ンタクト窓及びコレクタ電極コンタクト窓を介し前記多
結晶シリコン層をとおしてｐ型ベース領域及びｎ５ｉシ
リコン層内に選択的に＋１型不純物をイオン注入した後
、前記多結晶シリコン層及び絶縁膜を貫いてｐ型ベース
領域面を表出するベース電極コンタクト窓及びｎｌＪｌ
クシン層面を表出するショットキ・バリア・ダイオード
の電極コンタクト窓を形成し、しかる後前記ｎ型注入不
純物の再分布及び活性化の熱処理を行ってｎ型エミッタ
領域を形成する工程を有することを特徴とする。
（ｆ） 発明の実施例
本発明は、近時アラインメント精度の高い露光方法とし
て、半導体基板上のレジスト層に直か番こ、電子ビーム
でパターンを直接描画する方法及びレチクルを用い縮小
投影（ステップ・アンド・リピート）する方法が開発さ
れたことを背景とし、これらの方法をフォト中プロセス
工程に適用することにより提供されたものである。
て、半導体基板上のレジスト層に直か番こ、電子ビーム
でパターンを直接描画する方法及びレチクルを用い縮小
投影（ステップ・アンド・リピート）する方法が開発さ
れたことを背景とし、これらの方法をフォト中プロセス
工程に適用することにより提供されたものである。
以下本発明を一実施例について、第２図（イ）乃至（ハ
）に示す工程断面図を用いて詳細に説明する。
）に示す工程断面図を用いて詳細に説明する。
本発明の方法を用いて、例えばベース領域が厚い酸化膜
（フィールド酸化膜）に画定され、且つエミッタ領域が
電極コンタクト窓に整合されて浅く形成されるウォッシ
ュド・エミッタ構造のノくイポーラ・トランジスタとシ
ョットキーバリア・ダイオードが同一基板上に併設され
る半導体装置を形成するに際しては、先ず従来と同様、
ｐ型Ｓｉ基板、ｎ＋型埋没層、ｎ型Ｓｉエピタキシャル
層からなる被処理基板上に例えば選択酸化（ＬＯＧＯ８
）法により複数の領域を画定表出する厚さｓ ｏ ｏ
ｏ＋Ｊ）程度のフィールド酸化膜を形成し、該フィール
ド酸化膜によって画定された領域のＳ１面を表出せしめ
た後、該Ｓｉ面に厚さ１０００（人〕程度の薄い熱酸化
膜を形成し、次いでイオン注入技術を用い所望の画定領
域に選択的にｐ型ベース領域、ｎ型コレクタ・コンタク
ト領域１同示しないｐ型抵抗領域等を形成した後、該主
面上に３０００〜４０００〔人〕程度のＣＶＩ）Ｓｉ０
２膜を形成する。この状態を示したのが第２図（イ）で
、１はｐ型Ｓｉ基板、２はｎ＋型坤没層（Ｎ＋ｂｌｅｔ
）、３はｎ型Ｓｔエピタキシャル層、４はフィ・−ルド
酸化膜とＣ’ＶＤ−８ｉＯｚ膜とからなる厚い絶縁膜、
５はｐ型ベース領域。
（フィールド酸化膜）に画定され、且つエミッタ領域が
電極コンタクト窓に整合されて浅く形成されるウォッシ
ュド・エミッタ構造のノくイポーラ・トランジスタとシ
ョットキーバリア・ダイオードが同一基板上に併設され
る半導体装置を形成するに際しては、先ず従来と同様、
ｐ型Ｓｉ基板、ｎ＋型埋没層、ｎ型Ｓｉエピタキシャル
層からなる被処理基板上に例えば選択酸化（ＬＯＧＯ８
）法により複数の領域を画定表出する厚さｓ ｏ ｏ
ｏ＋Ｊ）程度のフィールド酸化膜を形成し、該フィール
ド酸化膜によって画定された領域のＳ１面を表出せしめ
た後、該Ｓｉ面に厚さ１０００（人〕程度の薄い熱酸化
膜を形成し、次いでイオン注入技術を用い所望の画定領
域に選択的にｐ型ベース領域、ｎ型コレクタ・コンタク
ト領域１同示しないｐ型抵抗領域等を形成した後、該主
面上に３０００〜４０００〔人〕程度のＣＶＩ）Ｓｉ０
２膜を形成する。この状態を示したのが第２図（イ）で
、１はｐ型Ｓｉ基板、２はｎ＋型坤没層（Ｎ＋ｂｌｅｔ
）、３はｎ型Ｓｔエピタキシャル層、４はフィ・−ルド
酸化膜とＣ’ＶＤ−８ｉＯｚ膜とからなる厚い絶縁膜、
５はｐ型ベース領域。
６はｎ＋型コレクタ・コンタクト領域、７は薄い熱酸化
膜とＣＶＤ−８ｉ０２膜からなる絶縁膜を表わしている
。
膜とＣＶＤ−８ｉ０２膜からなる絶縁膜を表わしている
。
次いで第１のレジスト塗布、フォト９プロセス工程を経
て第２図（ロ）に示すように、該主面上にエミッタ電極
コンタクト窓、コレクタ電極コンタクト窓等ｎ＋型領域
コンタクト窓を形成するためのエツチング窓を有する第
１のレジスト・マスク２１を形成し、リアクティブφイ
オンエッチンク法（エツチング・ガス二四ぶつ化炭素Ｃ
Ｆ４．圧カニ０．０１〜１ （Ｔｏｒｒ） ＋エツチン
グ電力密度： ０．２〜０．３（Ｗ／ｃｒ／ｌ’Ｊ 、
電源周波数： １３．５６ （ＭＨｚ ） ）等のドラ
イエツチング法により前記ベース領域５上の絶縁膜７に
エミッタ電極コンタクト窓９ｃを、又コレクタ・コンタ
クト領域６上の絶縁膜７にコレクタ電極コンタクト窓９
ａを形成する。
て第２図（ロ）に示すように、該主面上にエミッタ電極
コンタクト窓、コレクタ電極コンタクト窓等ｎ＋型領域
コンタクト窓を形成するためのエツチング窓を有する第
１のレジスト・マスク２１を形成し、リアクティブφイ
オンエッチンク法（エツチング・ガス二四ぶつ化炭素Ｃ
Ｆ４．圧カニ０．０１〜１ （Ｔｏｒｒ） ＋エツチン
グ電力密度： ０．２〜０．３（Ｗ／ｃｒ／ｌ’Ｊ 、
電源周波数： １３．５６ （ＭＨｚ ） ）等のドラ
イエツチング法により前記ベース領域５上の絶縁膜７に
エミッタ電極コンタクト窓９ｃを、又コレクタ・コンタ
クト領域６上の絶縁膜７にコレクタ電極コンタクト窓９
ａを形成する。
次いで上記第１のレジスト・マスク２１を除去した後、
第２図（／うに示すように該主面上部ち厚いり）Ｑ［９
ａ、９ｃ内のＳｉ表田川面上通常のＣＶＤ法により厚さ
１ｏｏｏ（λ〕程度の多結晶Ｓｉ層１３を形成し、次い
で前記絶執Ｍ７をマスクにしその電極コンタクト窓９Ｃ
及び９ａを介し、前記多結晶Ｓｉ層１３を通して＋１型
不純物例えばひ素（Ａｓ）の選択イオン注入を行い（Ａ
ｓ＋はひ素イオン）、ｐ型ベース領域５内にエミッタ電
極コンタクト窓９Ｃに整合した第１のＡｓ注入領域１６
′を、又コレクタ・コンタクト領域６内にコレクタ電極
コンタクト窓９ａに整合した第２のＡｓ注入領域１７′
を形成する。
第２図（／うに示すように該主面上部ち厚いり）Ｑ［９
ａ、９ｃ内のＳｉ表田川面上通常のＣＶＤ法により厚さ
１ｏｏｏ（λ〕程度の多結晶Ｓｉ層１３を形成し、次い
で前記絶執Ｍ７をマスクにしその電極コンタクト窓９Ｃ
及び９ａを介し、前記多結晶Ｓｉ層１３を通して＋１型
不純物例えばひ素（Ａｓ）の選択イオン注入を行い（Ａ
ｓ＋はひ素イオン）、ｐ型ベース領域５内にエミッタ電
極コンタクト窓９Ｃに整合した第１のＡｓ注入領域１６
′を、又コレクタ・コンタクト領域６内にコレクタ電極
コンタクト窓９ａに整合した第２のＡｓ注入領域１７′
を形成する。
（イオン注入条件例、６０（ＫｅＶ）、５Ｘ１０”（ａ
ｔｎ）／Ｃフシ〕） 次いで第２のレジスト塗布、フォト９プロセス工程を経
て第２図に）に示すように、該主面上にベース電極コン
タクト窓、ｓｖｕ′ｌＪＦ、極コンタクト窓及び図示し
ない抵抗電極コンタクト窓を形成するためのエツチング
窓を有する第２のレジスト−マスク２２を形成し、通常
のりアクティブ会イオンエツチング法（多結晶Ｓｉ層１
３に対しては、エツチング０ガス二〇Ｆ４＋数＊０２．
圧カニ０．０１〜１ （Ｔｏｒｒ ） 、電力密度：
０．２〜０．３ （Ｗａｍ）、絶縁膜７に対しては前記
同様、ＣＦ４ ｒ ０．０１〜１（Ｔｏｒｒ ）１０２
〜０．３ （ＷＡＩＩｔ）の条件）によりベース領域５
上にベース１１極コンタクト窓９ｂを、又ｎｕエピタキ
シャル層３の上部にＳＢＤ電極コンタクト窓９ｄを形成
する。なおここで、ｐ型ベース領域５面を１μかに表出
するベース電極コンタクト窓９ｂ、ｎを多結晶５ｉＪｉ
’ｌ！１３を介して表出するエミッタ電極コンタクト窓
９Ｃ＋第２のＡ８注入領域１７′面を多結晶Ｓｉ層１３
７ｉ：介して表出するコレクタＴＮＬ極コンクク］・窓
９μ２図示しない抵抗Ｓ、極コンタクト窓等総での電極
コンタクト窓が完成する。
ｔｎ）／Ｃフシ〕） 次いで第２のレジスト塗布、フォト９プロセス工程を経
て第２図に）に示すように、該主面上にベース電極コン
タクト窓、ｓｖｕ′ｌＪＦ、極コンタクト窓及び図示し
ない抵抗電極コンタクト窓を形成するためのエツチング
窓を有する第２のレジスト−マスク２２を形成し、通常
のりアクティブ会イオンエツチング法（多結晶Ｓｉ層１
３に対しては、エツチング０ガス二〇Ｆ４＋数＊０２．
圧カニ０．０１〜１ （Ｔｏｒｒ ） 、電力密度：
０．２〜０．３ （Ｗａｍ）、絶縁膜７に対しては前記
同様、ＣＦ４ ｒ ０．０１〜１（Ｔｏｒｒ ）１０２
〜０．３ （ＷＡＩＩｔ）の条件）によりベース領域５
上にベース１１極コンタクト窓９ｂを、又ｎｕエピタキ
シャル層３の上部にＳＢＤ電極コンタクト窓９ｄを形成
する。なおここで、ｐ型ベース領域５面を１μかに表出
するベース電極コンタクト窓９ｂ、ｎを多結晶５ｉＪｉ
’ｌ！１３を介して表出するエミッタ電極コンタクト窓
９Ｃ＋第２のＡ８注入領域１７′面を多結晶Ｓｉ層１３
７ｉ：介して表出するコレクタＴＮＬ極コンクク］・窓
９μ２図示しない抵抗Ｓ、極コンタクト窓等総での電極
コンタクト窓が完成する。
次いで第２のレジスト−マスク２２を除去した後、所定
の高温アニール処理を行って前記Ａｓ注入領域１６’、
１７’中のＡ８を再分布及び活性化せしめｐ型ベース領
域５内に！１＋型エミッタ領域１６を、ｎ＋型コレクタ
・コンタクト領域６内にｎ＋＋型コレクタ・コンタクト
領域１７を形成する。ここでバイポーラ・トランジスタ
、ＳＢＤ及び図示しない抵抗等の総ての機能領域が完成
する。なおこの時点に於ては、前述したように各機能領
域に対する電極コンタクト窓は既に完成している。従っ
て触剣法による特性試験が可能である。
の高温アニール処理を行って前記Ａｓ注入領域１６’、
１７’中のＡ８を再分布及び活性化せしめｐ型ベース領
域５内に！１＋型エミッタ領域１６を、ｎ＋型コレクタ
・コンタクト領域６内にｎ＋＋型コレクタ・コンタクト
領域１７を形成する。ここでバイポーラ・トランジスタ
、ＳＢＤ及び図示しない抵抗等の総ての機能領域が完成
する。なおこの時点に於ては、前述したように各機能領
域に対する電極コンタクト窓は既に完成している。従っ
て触剣法による特性試験が可能である。
次いで通常通り、該主面上に蒸着或いはスパッタリング
法により純Ａ１層を形成し、次いで図示しないレジスト
・パターンをマスクにし、先ず塩素（Ｃｉ）系のガスを
用いるリアクティブ・イオンエツチング法により前記Ａ
１層のパターンニングを行い、続いてＣＦ４＋０２系の
ガスを用いるリアクティブ・イオンエツチング法により
多結晶Ｓｉ層１３のパターンニングを行って、第２図（
へ）に示すように、エミッタ電極コンタクト窓９ｃ及び
コレクタ電極コンタクト窓９ａ上に多結晶ＳｉＪ？ｊ１
３を介してｎ＋型エミッタ領域１６及びｎ４＋型コレク
ターコンタクト領域１７にそれぞれ接するＡＩエミッタ
電極（配線）１９ｃ及びＡ１コレクタ電極（配線）１９
ａを、ベース電極コンタクト窓９ｂ及びＳＢＤ電極コン
タクト窓９ｄ上にｐ型ベース領域５及びｎ型Ｓｉエピタ
キシャル層３にそれぞれ直に接するＡ１ベース電極（配
線）１９ｂ及びＡｌ−８ＢＤ箆極（配線）１９’ｄを形
成する。なお図示しない抵抗の電極配線等も同時に形成
する。
法により純Ａ１層を形成し、次いで図示しないレジスト
・パターンをマスクにし、先ず塩素（Ｃｉ）系のガスを
用いるリアクティブ・イオンエツチング法により前記Ａ
１層のパターンニングを行い、続いてＣＦ４＋０２系の
ガスを用いるリアクティブ・イオンエツチング法により
多結晶Ｓｉ層１３のパターンニングを行って、第２図（
へ）に示すように、エミッタ電極コンタクト窓９ｃ及び
コレクタ電極コンタクト窓９ａ上に多結晶ＳｉＪ？ｊ１
３を介してｎ＋型エミッタ領域１６及びｎ４＋型コレク
ターコンタクト領域１７にそれぞれ接するＡＩエミッタ
電極（配線）１９ｃ及びＡ１コレクタ電極（配線）１９
ａを、ベース電極コンタクト窓９ｂ及びＳＢＤ電極コン
タクト窓９ｄ上にｐ型ベース領域５及びｎ型Ｓｉエピタ
キシャル層３にそれぞれ直に接するＡ１ベース電極（配
線）１９ｂ及びＡｌ−８ＢＤ箆極（配線）１９’ｄを形
成する。なお図示しない抵抗の電極配線等も同時に形成
する。
そして以後図示しないが、表面保順絶縁膜の形成等がな
されて、バイポーラ・トランジスタと５−ＢＤが併設さ
れる構造の半導体装置が提供される。
されて、バイポーラ・トランジスタと５−ＢＤが併設さ
れる構造の半導体装置が提供される。
（鱒 発明の詳細
な説明したように本発明の方法によれば拡散窓と電極コ
ンタクト窓が兼用されるウォッシュド・エミッタを具備
したバイポーラ・トランジスタとＳＢＤが同一基板上に
併設される構造を有する５−ＢＤＴＴＬ等の半導体装置
を製造するに際して各機能領域に刻する電極コンタクト
窓を形成するためのマスク形成工程が、前記実施例に示
したように２回ですみ、従来に比べて半減する。従って
従来に比べ製造工程が簡略化され製造手番が短縮される
。
ンタクト窓が兼用されるウォッシュド・エミッタを具備
したバイポーラ・トランジスタとＳＢＤが同一基板上に
併設される構造を有する５−ＢＤＴＴＬ等の半導体装置
を製造するに際して各機能領域に刻する電極コンタクト
窓を形成するためのマスク形成工程が、前記実施例に示
したように２回ですみ、従来に比べて半減する。従って
従来に比べ製造工程が簡略化され製造手番が短縮される
。
又５ＢＤｉｌｔ極コンタクト窓を形成する際、従来のよ
うなコントロール・エツチング工程がないので、作業品
質が安定し、製造歩留まりが向上する。
うなコントロール・エツチング工程がないので、作業品
質が安定し、製造歩留まりが向上する。
更に又、エミッタ拡散（再分布処理）以前に各電極コン
タクト窓が完成しているので、特性モニタが容易であり
、製造歩留まりか安定する。
タクト窓が完成しているので、特性モニタが容易であり
、製造歩留まりか安定する。
第１図（イ）乃至（男は従来の製造方法の工程断面図で
、第２図（イ）乃至（ハ）は本発明の方法の工程断面図
である。 図に於て、１はｐ型シリコン基板、２はｎ＋型埋没層、
３はｎ型シリコン牽エピタキシャル層、４は厚い絶縁膜
、５はｐ型ベース領域、６は献呈コレクタ・コンタクト
領域、７は絶縁膜、９ａはコレクタ電極コンタクト窓、
９ｂはベース電極コンタクト窓、９Ｃはエミッタ電極コ
ンタクト窓、９ｄはショットキ・バリア・ダイオード電
極コンタクト窓、１３は多結晶シリコン層、１６は１型
エミッタ領域、１７はｎ＋＋型コレクタ・コンタクト領
域、１９ａはコレクタ電極（配線）、１９ｂはベース電
極（配線）、１９Ｃはエミッタ電極（配線）、１９ｄは
ショットキ・バリア・ダイオード電極（配線）を示す。 夷１図 ０ 〉 葛 １ 図 第ｚ 図 第２ 図
、第２図（イ）乃至（ハ）は本発明の方法の工程断面図
である。 図に於て、１はｐ型シリコン基板、２はｎ＋型埋没層、
３はｎ型シリコン牽エピタキシャル層、４は厚い絶縁膜
、５はｐ型ベース領域、６は献呈コレクタ・コンタクト
領域、７は絶縁膜、９ａはコレクタ電極コンタクト窓、
９ｂはベース電極コンタクト窓、９Ｃはエミッタ電極コ
ンタクト窓、９ｄはショットキ・バリア・ダイオード電
極コンタクト窓、１３は多結晶シリコン層、１６は１型
エミッタ領域、１７はｎ＋＋型コレクタ・コンタクト領
域、１９ａはコレクタ電極（配線）、１９ｂはベース電
極（配線）、１９Ｃはエミッタ電極（配線）、１９ｄは
ショットキ・バリア・ダイオード電極（配線）を示す。 夷１図 ０ 〉 葛 １ 図 第ｚ 図 第２ 図
Claims (1)
- エミッタ領域がエミッタ電極コンタクト窓に整合して形
成され、且つ該エミッタ領域に多結晶シリコン層を介し
て接するエミッタ電接が設けられるバイポーラ・トラン
ジスタとショットキ・バリア・ダイオードが同一半導体
基板上に併設される半導体装置を製造する（こ際して、
ｐ型ベース領域が選択的に形成されたｎ型シリコン層上
を覆う絶縁膜にｐ型ベース領域面を表出するエミッタ電
極コンタクト窓及びｎ型シリコン層面を表出するコレク
タ電極コンタクト窓を形成し、前記エミッタ電極コンタ
クト窓内のベース領域表出面及びコレクタ′ｆＪＬ極コ
ンタクト窓内のｎ型シリコン層表出面を含む絶縁膜上に
多結晶シリコン層を形成し、前記エミッタ電極コンタク
ト窓及びコレクタ電極コンタクト窓を介し前記多結晶シ
リコン層をとおしてｐ型ベース領域及びｎ型シリコン層
内に選択的にｎ型不純物をイオン注入した後、前記多結
晶シリコン層及び絶縁膜を貫いてｐ型ベース領域面を表
出するベース電極コンタクト窓及びｎ型シリコン層面を
表出するショットキ・バリア・ダイオードの電極コンタ
クト窓を形成し、しかる後前記ｎ型注入不純物の再分布
及び活性化の熱処理を行ってｎ型エミッタ領域を形成す
る工程を有することを特徴とする半導体装置の製造方法
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185508A JPS5975659A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
| DE8383306151T DE3365885D1 (en) | 1982-10-22 | 1983-10-11 | Method of producing a semiconductor device comprising a bipolar transistor and a schottky barrier diode |
| EP83306151A EP0107437B1 (en) | 1982-10-22 | 1983-10-11 | Method of producing a semiconductor device comprising a bipolar transistor and a schottky barrier diode |
| US06/544,263 US4525922A (en) | 1982-10-22 | 1983-10-21 | Method of producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185508A JPS5975659A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975659A true JPS5975659A (ja) | 1984-04-28 |
| JPH035058B2 JPH035058B2 (ja) | 1991-01-24 |
Family
ID=16172005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185508A Granted JPS5975659A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4525922A (ja) |
| EP (1) | EP0107437B1 (ja) |
| JP (1) | JPS5975659A (ja) |
| DE (1) | DE3365885D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01255265A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | 半導体装置の製造方法 |
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| US4663825A (en) * | 1984-09-27 | 1987-05-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US4622738A (en) * | 1985-04-08 | 1986-11-18 | Advanced Micro Devices, Inc. | Method of making integrated bipolar semiconductor device by first forming junction isolation regions and recessed oxide isolation regions without birds beak |
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| US4948749A (en) * | 1987-03-25 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Process for forming electrodes for semiconductor devices |
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| JPH0817180B2 (ja) * | 1989-06-27 | 1996-02-21 | 株式会社東芝 | 半導体装置の製造方法 |
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| JPS5870570A (ja) * | 1981-09-28 | 1983-04-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-10-22 JP JP57185508A patent/JPS5975659A/ja active Granted
-
1983
- 1983-10-11 EP EP83306151A patent/EP0107437B1/en not_active Expired
- 1983-10-11 DE DE8383306151T patent/DE3365885D1/de not_active Expired
- 1983-10-21 US US06/544,263 patent/US4525922A/en not_active Expired - Fee Related
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| JPS56142664A (en) * | 1980-04-09 | 1981-11-07 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01255265A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035058B2 (ja) | 1991-01-24 |
| DE3365885D1 (en) | 1986-10-09 |
| US4525922A (en) | 1985-07-02 |
| EP0107437B1 (en) | 1986-09-03 |
| EP0107437A1 (en) | 1984-05-02 |
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