JPS6057952A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6057952A JPS6057952A JP58165260A JP16526083A JPS6057952A JP S6057952 A JPS6057952 A JP S6057952A JP 58165260 A JP58165260 A JP 58165260A JP 16526083 A JP16526083 A JP 16526083A JP S6057952 A JPS6057952 A JP S6057952A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline
- pattern
- layer
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000002356 single layer Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/106—Masks, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/123—Polycrystalline diffuse anneal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/151—Simultaneous diffusion
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明は半導体装置の製造７’Ｊ法に関し、１−“口
こ超高周波用半導体装置の製造に好適／ｆ１７脣体装置
、Ｍ製造方法に関するものである。
こ超高周波用半導体装置の製造に好適／ｆ１７脣体装置
、Ｍ製造方法に関するものである。
［発明の技術向背ｃｌ １
従来半導体素子上に多結晶Ｓｉのパターンを形成する方
法として、素子上に多結晶Ｓｔ層を形成するとともに該
多結晶Ｓｉ層の１に７７１１−レジスト層を形成し、写
真蝕刻法よって形成したレジメドパターンをマスクとし
で該多結／；ｉ’＋ Ｓ ｆ層を選１／Ｊ的にエツチン
グする方法が知られ−（いる。
法として、素子上に多結晶Ｓｔ層を形成するとともに該
多結晶Ｓｉ層の１に７７１１−レジスト層を形成し、写
真蝕刻法よって形成したレジメドパターンをマスクとし
で該多結／；ｉ’＋ Ｓ ｆ層を選１／Ｊ的にエツチン
グする方法が知られ−（いる。
前記方法はバイポーラ及びＭＯＳのそれぞれの半導体装
胃の製造に利用されているが、この公知の方法には次の
Ｊ：うな種々の問題ＩｊＪがあり、従−）で特に超微細
構造を必要とするＶＩＳｒや高周波用トランジスタの製
造には適していイＴかった。
胃の製造に利用されているが、この公知の方法には次の
Ｊ：うな種々の問題ＩｊＪがあり、従−）で特に超微細
構造を必要とするＶＩＳｒや高周波用トランジスタの製
造には適していイＴかった。
また、前記第一の方法とは別に、３１４１′導体中にｎ
＋領領域ｐ゛領域を自己整合的に（１”、にわちマスク
レスで）形成する方法どして次のＪ、う／ｒ第二の方法
もＶＬＳＩや＾周波トランジスタの製造に用いられてい
る。 この方法は、二つの開孔を有する酸化膜上に各々
の開孔部を背わイ「いＪ、うにレジストパターンを形成
し、該１ノジストパターン及び該酸化膜をマスクとして
ドナー及びアクｌ？ブタ不純物を各々の開孔部を通って
８１半導体蓼、（板中にイオン注入した後、該基根をア
ニールηることにより該基板中にそれぞれ異なる導電型
領域を形成する方法である。
＋領領域ｐ゛領域を自己整合的に（１”、にわちマスク
レスで）形成する方法どして次のＪ、う／ｒ第二の方法
もＶＬＳＩや＾周波トランジスタの製造に用いられてい
る。 この方法は、二つの開孔を有する酸化膜上に各々
の開孔部を背わイ「いＪ、うにレジストパターンを形成
し、該１ノジストパターン及び該酸化膜をマスクとして
ドナー及びアクｌ？ブタ不純物を各々の開孔部を通って
８１半導体蓼、（板中にイオン注入した後、該基根をア
ニールηることにより該基板中にそれぞれ異なる導電型
領域を形成する方法である。
しかしながら、この第二の方法もまた、以下に記載し１
ｃＪ：うな種々の問題点があった。
ｃＪ：うな種々の問題点があった。
［背順技術の問題点］
前記第一の方法では、レジストパターンをマスツノどツ
ノ（多結晶Ｓ ｉ Ｒ？ｉをエツチングするが、多結晶
５ｌｌｊりの−［ツ１ング中にレジストも侵されて、ぞ
の結果、該多結Ｍ Ｓ ｌ 層を所定のパターンにエツ
チングすることができず、多くの場合、該多結晶Ｓ ｉ
’に４は過剰に１ノイドエツチされていた。 特に、
多結晶Ｓ１中に燐（すｌｖ ）や砒素等の不純物がへ濶
度に含まれている場合にはレジストと多結晶Ｓ１との密
着性が特に悪くなるため、該不純物を高淵瓜に含／υで
いる該多結晶Ｓｉ層を前記のように１ノジストパターン
をマスクとしてパターニングすると、１１ノられた多結
晶Ｓｉのパターンは所定用〃、にりも著しくやｌだもの
となる。
ノ（多結晶Ｓ ｉ Ｒ？ｉをエツチングするが、多結晶
５ｌｌｊりの−［ツ１ング中にレジストも侵されて、ぞ
の結果、該多結Ｍ Ｓ ｌ 層を所定のパターンにエツ
チングすることができず、多くの場合、該多結晶Ｓ ｉ
’に４は過剰に１ノイドエツチされていた。 特に、
多結晶Ｓ１中に燐（すｌｖ ）や砒素等の不純物がへ濶
度に含まれている場合にはレジストと多結晶Ｓ１との密
着性が特に悪くなるため、該不純物を高淵瓜に含／υで
いる該多結晶Ｓｉ層を前記のように１ノジストパターン
をマスクとしてパターニングすると、１１ノられた多結
晶Ｓｉのパターンは所定用〃、にりも著しくやｌだもの
となる。
従って半導体素子の製造において多結晶Ｓｉの、エツチ
ング工程を含む場合には、エツチング後の多結晶Ｓｉの
パターン形状及び寸法が段別マスクの値及び形状に対し
て大幅に異なってくるため、半導体素子の性能も低下す
ることになる。 たとえば、不純物をドープした多結晶
Ｓｉを抵抗や容量として用いる場合には、多結晶Ｓ１を
精度よくエツチングでき７７いためＪｌ（抗餉１５容闇
的の制９１１が困離になる。
ング工程を含む場合には、エツチング後の多結晶Ｓｉの
パターン形状及び寸法が段別マスクの値及び形状に対し
て大幅に異なってくるため、半導体素子の性能も低下す
ることになる。 たとえば、不純物をドープした多結晶
Ｓｉを抵抗や容量として用いる場合には、多結晶Ｓ１を
精度よくエツチングでき７７いためＪｌ（抗餉１５容闇
的の制９１１が困離になる。
また、絶縁膜の窓を通してドープド多結晶Ｓｉから不純
物拡散を行う場合には、リーイドエツヂが生じることを
考慮して予めマスク寸法に余裕をもたせた設計を行うこ
とも可能であるが、マスクＮ１法に余裕をもたせた設計
を行うと一つのペレッ１〜の寸法が大きくなり、一枚の
ウェハからとれるペレット数が減少し、結果的に歩留り
低下をもたらすことになる。
物拡散を行う場合には、リーイドエツヂが生じることを
考慮して予めマスク寸法に余裕をもたせた設計を行うこ
とも可能であるが、マスクＮ１法に余裕をもたせた設計
を行うと一つのペレッ１〜の寸法が大きくなり、一枚の
ウェハからとれるペレット数が減少し、結果的に歩留り
低下をもたらすことになる。
一方、高周波用のバイポーラトランジスタやＦＥＴもし
くはバイポーラＬＳＩ及びＭＯ３ＬＳＩなどのように超
微細構造を必曹どでＪる素工の製造においては、前記の
ようにマスク１ｔＪｆｆ１段階で多結晶Ｓｉのエツチン
グ寸法に余裕をｂ ｋ ｌ！ ／、：場合、歩留り低下
の１７ｆｆ題よりも素子性能の低下が一層重大な問題と
なってくる。 ＩＣとえば超高周波用のｎｐｎバイポー
ラ型シリコンブレーナトノンジスタの製造においてエミ
ッタ拡散源としての砒素（もしくはりん）ドープドポリ
シリコン上に電極用の金属パターンを形成する場合、多
結晶３ｉのエツチング時に生じる「やせ細り」によって
絶縁膜のコーミツタ拡散窓が露出してくることを防ぐた
めにマスク設計時に多結晶Ｓｔのエツチング寸法に予め
余裕をもたせておくと、多結晶Ｓ１パターンの端とベー
ス領域との間隔が増大し、またエミッタ領域端とベース
領域端との間隔も増大するのでその結果、１−ランジス
タの高周波特性の低下をもたらすことになる。
くはバイポーラＬＳＩ及びＭＯ３ＬＳＩなどのように超
微細構造を必曹どでＪる素工の製造においては、前記の
ようにマスク１ｔＪｆｆ１段階で多結晶Ｓｉのエツチン
グ寸法に余裕をｂ ｋ ｌ！ ／、：場合、歩留り低下
の１７ｆｆ題よりも素子性能の低下が一層重大な問題と
なってくる。 ＩＣとえば超高周波用のｎｐｎバイポー
ラ型シリコンブレーナトノンジスタの製造においてエミ
ッタ拡散源としての砒素（もしくはりん）ドープドポリ
シリコン上に電極用の金属パターンを形成する場合、多
結晶３ｉのエツチング時に生じる「やせ細り」によって
絶縁膜のコーミツタ拡散窓が露出してくることを防ぐた
めにマスク設計時に多結晶Ｓｔのエツチング寸法に予め
余裕をもたせておくと、多結晶Ｓ１パターンの端とベー
ス領域との間隔が増大し、またエミッタ領域端とベース
領域端との間隔も増大するのでその結果、１−ランジス
タの高周波特性の低下をもたらすことになる。
また、このような超微細構造においてドープド多結晶Ｓ
１のパターンの上に電極用金属パターンを形成する場合
、前記従来方法ではドープド多結晶３ｉのパターンと電
極用金属パターンとを同一パターニング工程で「１１時
に形成することができないの（゛、両パターンの合Ｕ°
ずれが生じ、その結果、たとえば超高周波トランジスタ
の場合、エミッタ上の多結晶Ｓｉ とベース電極どの合
せずれに基因する接触不良を摘果することになる。 そ
して、＝６− このような危険をＭ（）るｌこめに、エミッタ領域端と
ベース領域端との間隔もある程度以下に狭くりることが
できず、従って前記従来方Ｖ、て゛は超高周波用１−ラ
ンジスタの性能の向」二を図ることができず、また、Ｖ
ＬＳＩの一層の高集積化す内勤であった。
１のパターンの上に電極用金属パターンを形成する場合
、前記従来方法ではドープド多結晶３ｉのパターンと電
極用金属パターンとを同一パターニング工程で「１１時
に形成することができないの（゛、両パターンの合Ｕ°
ずれが生じ、その結果、たとえば超高周波トランジスタ
の場合、エミッタ上の多結晶Ｓｉ とベース電極どの合
せずれに基因する接触不良を摘果することになる。 そ
して、＝６− このような危険をＭ（）るｌこめに、エミッタ領域端と
ベース領域端との間隔もある程度以下に狭くりることが
できず、従って前記従来方Ｖ、て゛は超高周波用１−ラ
ンジスタの性能の向」二を図ることができず、また、Ｖ
ＬＳＩの一層の高集積化す内勤であった。
一方、前記第二の方法には、（Ｉ ）Ｓｔ半尋休体板中
に直接にイオン２１人を行うのＣｆ１／ネリングが起こ
りやすくなる、（ｎ）８１半導（４１，目Ｎ表面に素子
欠陥が発生しやＪくなる、（ｍ＞ｓｔ＞ｒ導体基板の表
面近傍を高ｉａ度に覆るに（Ｊ、イオン加速電圧を相当
に二低クシ・な４−１ればｔＩ−１）スｊいが、現在の
イオン注入膜１４にの機能士、加速宙ハを低くりるには
限界があり、従って基板表面近傍のみを高淵麿にづるこ
とが回動であるなどの問題点があ−〕た。
に直接にイオン２１人を行うのＣｆ１／ネリングが起こ
りやすくなる、（ｎ）８１半導（４１，目Ｎ表面に素子
欠陥が発生しやＪくなる、（ｍ＞ｓｔ＞ｒ導体基板の表
面近傍を高ｉａ度に覆るに（Ｊ、イオン加速電圧を相当
に二低クシ・な４−１ればｔＩ−１）スｊいが、現在の
イオン注入膜１４にの機能士、加速宙ハを低くりるには
限界があり、従って基板表面近傍のみを高淵麿にづるこ
とが回動であるなどの問題点があ−〕た。
［発明の目的］
この発明の目的は、前記従来方法に存ηる問題点を有し
ない新規な半導体装置の製造ｌＪ法を提供することであ
り、ざらに詳細には、この発明の［１的（ま、多結晶Ｓ
ｉ層を設泪値通りに正確にエツチングすることができ、
その結果、半導体基板中に高密度で目つ高精度に種々の
導電型領域を形成覆ることができる半導体装置製造方法
を提供することである。
ない新規な半導体装置の製造ｌＪ法を提供することであ
り、ざらに詳細には、この発明の［１的（ま、多結晶Ｓ
ｉ層を設泪値通りに正確にエツチングすることができ、
その結果、半導体基板中に高密度で目つ高精度に種々の
導電型領域を形成覆ることができる半導体装置製造方法
を提供することである。
［発明の概要１
この発明の方法は特許請求の範囲に記載されているＪ、
うに、半導体基板に異なる二種の導電型領域を形成する
ために、基板上の二種の窓を間口し、さらに基板上全面
に多結晶８１層を形成し、二種の窓上方の多結晶３ｉ層
中にそれぞれドナー及びアクはブタを高濃度にイオン注
入した後拡散さけ、次に多結晶Ｓｉ層の上に少１．＞
くとも一層以上の金属層を形成Ｊ−るどともに該金属層
の上にレジ２１〜層を形成した１９、該レジスｌ一層を
選択的にエツチングしてレジストパターンを形成し、更
に該レジストパターンをマスクとして該金属層を選択的
にエツチングして金属パターンを形成しＲ後に該金属パ
ターンのみもしくは該金属パターンと該レジストパター
ンどの積層体をマスクとしてセルファラインで該多結晶
Ｓｉ層をバターニングづる工程を含んでいる。 この発
明の方法にＪ、れば、多結晶３ｉ層はそのバターニング
工程に（１３いて多結晶Ｓ１のエッチャントに侵されぬ
金属パターンをマスクとしてセルファラインで形成され
るため、Ｊ１常に高精度のバターニングが可能となる。
うに、半導体基板に異なる二種の導電型領域を形成する
ために、基板上の二種の窓を間口し、さらに基板上全面
に多結晶８１層を形成し、二種の窓上方の多結晶３ｉ層
中にそれぞれドナー及びアクはブタを高濃度にイオン注
入した後拡散さけ、次に多結晶Ｓｉ層の上に少１．＞
くとも一層以上の金属層を形成Ｊ−るどともに該金属層
の上にレジ２１〜層を形成した１９、該レジスｌ一層を
選択的にエツチングしてレジストパターンを形成し、更
に該レジストパターンをマスクとして該金属層を選択的
にエツチングして金属パターンを形成しＲ後に該金属パ
ターンのみもしくは該金属パターンと該レジストパター
ンどの積層体をマスクとしてセルファラインで該多結晶
Ｓｉ層をバターニングづる工程を含んでいる。 この発
明の方法にＪ、れば、多結晶３ｉ層はそのバターニング
工程に（１３いて多結晶Ｓ１のエッチャントに侵されぬ
金属パターンをマスクとしてセルファラインで形成され
るため、Ｊ１常に高精度のバターニングが可能となる。
［発明の実施例］
以下に第１図乃至第６図を参照しＣ本発明７’Ｊ法の一
実施例について説明する。 なお、この実施例では本発
明を超高周波用ｎｐｎシリコンブレーナトランジスタの
製造に適用しているが、本発明はバイポーラ素子のみで
なく、Ｆ Ｅ Ｔの製造にも適用しうろことは勿論であ
る。
実施例について説明する。 なお、この実施例では本発
明を超高周波用ｎｐｎシリコンブレーナトランジスタの
製造に適用しているが、本発明はバイポーラ素子のみで
なく、Ｆ Ｅ Ｔの製造にも適用しうろことは勿論であ
る。
第１図乃至第６図において、１はＳｉ半半導体根板２は
コレクタ層、３はベース層、４は５１０３等の絶縁膜、
５は多結晶５ｉｌｌＡ、６ｔ、■ノジストパターン、７
はドナー不純物、８は１ノジλドパターン、９はアクセ
プタ不純物、１０は」ミッタ領域、１１は高濃度ベース
領域、１２は金属膜、１２Ａは金属パターン、１３はレ
ジストパタ９− 一層、５△は多結晶Ｓｉパターンである。
コレクタ層、３はベース層、４は５１０３等の絶縁膜、
５は多結晶５ｉｌｌＡ、６ｔ、■ノジストパターン、７
はドナー不純物、８は１ノジλドパターン、９はアクセ
プタ不純物、１０は」ミッタ領域、１１は高濃度ベース
領域、１２は金属膜、１２Ａは金属パターン、１３はレ
ジストパタ９− 一層、５△は多結晶Ｓｉパターンである。
この実施例に承り本発明方法の最初の工程においては、
予めベース層３を形成しである半導体基板１の表面に絶
縁膜４を形成した後、ベース層３を露出させる２つの開
孔部４ａ、４ｂを絶縁膜４に形成する。 この開孔部４
ａは、つＡツシュド］−ミッタ窓であり、まｌご開孔部
４ｂはペースコンタク１へ窓どなるものである。 この
実施例では、両開孔部間部Ｈ１を１．５μｍどした。
予めベース層３を形成しである半導体基板１の表面に絶
縁膜４を形成した後、ベース層３を露出させる２つの開
孔部４ａ、４ｂを絶縁膜４に形成する。 この開孔部４
ａは、つＡツシュド］−ミッタ窓であり、まｌご開孔部
４ｂはペースコンタク１へ窓どなるものである。 この
実施例では、両開孔部間部Ｈ１を１．５μｍどした。
次に該開孔部と絶縁膜４の上に多結晶Ｓｉ膜５を３００
０Ｘ乃至５０００スの厚さでｆ（を積させた後、更にレ
ジスト膜をその上に形成する。 そして該レジスト膜を
バターニングして開孔部４ａの上において該レジスト膜
が除去されたレジストパターン６を形成した後、該レジ
ストパターン６の０■孔部内に露出している多結晶Ｓ１
膜５に砒素もしくはりん等のドナー不純物７をイオン注
入する。 以上の工程を終了した状態が第１図に示され
ている。
０Ｘ乃至５０００スの厚さでｆ（を積させた後、更にレ
ジスト膜をその上に形成する。 そして該レジスト膜を
バターニングして開孔部４ａの上において該レジスト膜
が除去されたレジストパターン６を形成した後、該レジ
ストパターン６の０■孔部内に露出している多結晶Ｓ１
膜５に砒素もしくはりん等のドナー不純物７をイオン注
入する。 以上の工程を終了した状態が第１図に示され
ている。
次にレジストパターン６を剥離した後、新たにレジスト
膜を多結晶５１１Ｍｌ５の上に形成し更にバ１０− ターニングを行って開孔部４１）の−１／Ｉ位置に１１
［１孔部を有するレジストパターン（３を形成する１、
そして、レジストパターン８の開孔部内に露出１〕／
ｊ多結晶Ｓｔ膜５にボロン等のアクＩ？ブタ不純物０を
イオン注入する。 第２図はこの［程を終了した状態の
断面図である。
膜を多結晶５１１Ｍｌ５の上に形成し更にバ１０− ターニングを行って開孔部４１）の−１／Ｉ位置に１１
［１孔部を有するレジストパターン（３を形成する１、
そして、レジストパターン８の開孔部内に露出１〕／
ｊ多結晶Ｓｔ膜５にボロン等のアクＩ？ブタ不純物０を
イオン注入する。 第２図はこの［程を終了した状態の
断面図である。
続いてレジストパターン８を剥１ｌｉｌｌ Ｌだ（す、
？１′轡体基板１を所定温度に加熱づることにより、該
多結晶Ｓｔ膜５内のドナー不純物７及びアクレブタ不純
物９を半導体基板１のベース領域３中に拡散させて■ミ
ッタ領域１０及び高温ｒαベース領１１況１１とを形成
する（第３図）。
？１′轡体基板１を所定温度に加熱づることにより、該
多結晶Ｓｔ膜５内のドナー不純物７及びアクレブタ不純
物９を半導体基板１のベース領域３中に拡散させて■ミ
ッタ領域１０及び高温ｒαベース領１１況１１とを形成
する（第３図）。
拡散工程後、第４図に示すように多結晶Ｓ１膜５の上に
金属膜１２を厚さ １μｍ゛程度に蒸着（＼Ｉ！、更に
、該金属膜１２の士に前記と１６日Ｊｉにレジメ１〜パ
ターン１３を形成する。 このレジメ１〜パターン１３
はエミッタ領域１０と高温度ベース領域１１の上に位置
している。
金属膜１２を厚さ １μｍ゛程度に蒸着（＼Ｉ！、更に
、該金属膜１２の士に前記と１６日Ｊｉにレジメ１〜パ
ターン１３を形成する。 このレジメ１〜パターン１３
はエミッタ領域１０と高温度ベース領域１１の上に位置
している。
続いて該レジストパターン１３をマスクとして金属膜１
２をバターニングして第５図に示すようにレジストパタ
ーン１３にレルファラインした金属パターン１２△を形
成する。
２をバターニングして第５図に示すようにレジストパタ
ーン１３にレルファラインした金属パターン１２△を形
成する。
でして最後に、レジメ１〜パターン１３を剥離しＩ、：
（す、金属パターン１２△をマスクとして多結晶５ｉｌ
Ｊ５をバターニング覆ると該金属パターン１２△に整合
する多結晶Ｓ１パターン５Ａがエミッタ領域１０及び高
温度ベース領域１１のそれぞれの上に形成される（第６
図参照）。
（す、金属パターン１２△をマスクとして多結晶５ｉｌ
Ｊ５をバターニング覆ると該金属パターン１２△に整合
する多結晶Ｓ１パターン５Ａがエミッタ領域１０及び高
温度ベース領域１１のそれぞれの上に形成される（第６
図参照）。
なお、前記各工程において使用した素材や形成方法につ
いては限定はなく、種々の素材や形成方法を採用するこ
とができる。 たどえば、金属膜１２の構成月利として
はΔ１のほかにＴｉ−Ｐｔ−Δ（１合金や更に他の金属
とすることもできる。
いては限定はなく、種々の素材や形成方法を採用するこ
とができる。 たどえば、金属膜１２の構成月利として
はΔ１のほかにＴｉ−Ｐｔ−Δ（１合金や更に他の金属
とすることもできる。
また、金属膜１２のエツヂング方法としては通常の湿式
エツヂフグ法のほかにリフトオフ法によっでもよい。
更に多結晶Ｓｉ膜５をエツチングする方θ、としてプラ
ズマエツヂングやＲ■Ｅ （反応性イオンエツチング）
を使用してもよい。
エツヂフグ法のほかにリフトオフ法によっでもよい。
更に多結晶Ｓｉ膜５をエツチングする方θ、としてプラ
ズマエツヂングやＲ■Ｅ （反応性イオンエツチング）
を使用してもよい。
また、前記実施例では多結晶３ｉ膜５をパターニングづ
”る際に、電極用の金属パターン１２Ａをマスクどして
使用づる場合のみを示したが、レジストパターン１３と
金属パターン１２Ａとをマスクとして多結晶Ｓ１膜５を
パターニングしてｂＪ：い。
”る際に、電極用の金属パターン１２Ａをマスクどして
使用づる場合のみを示したが、レジストパターン１３と
金属パターン１２Ａとをマスクとして多結晶Ｓ１膜５を
パターニングしてｂＪ：い。
そしてまた、上記実施例は、超高周波用シリコン拡散型
トランジスタ素子について示したが接合型電界効果素子
などについても本発明は適用できる。
トランジスタ素子について示したが接合型電界効果素子
などについても本発明は適用できる。
［発明の効果］
以上に示した実施例から明らか＜ｒ 、Ｊ：うに、この
発明の方法により得られる効果を列挙り−れば次の通り
である。
発明の方法により得られる効果を列挙り−れば次の通り
である。
（１） 本発明の方法では多結晶Ｓ１の■ツブ１１ント
に侵されない金属パターンをマスクとして多結晶Ｓｉを
バターニングするので、従来方法のようにマスクがエッ
チャントで侵されたりザイドニ［ツチが生じたりＩず、
マスクに整合した多結晶３ｔパターンが（ηられる。
に侵されない金属パターンをマスクとして多結晶Ｓｉを
バターニングするので、従来方法のようにマスクがエッ
チャントで侵されたりザイドニ［ツチが生じたりＩず、
マスクに整合した多結晶３ｔパターンが（ηられる。
（２） マスクの寸法及び形状に整合した多結晶１３−
８ｉパターンを形成することができるため、マスク設計
時に余裕寸法を見込む必要がなく、従って異種の導電型
領域の相互間隔を小ざくすることができ、半導体素子の
高密度化及び性能向上が可能になった。
時に余裕寸法を見込む必要がなく、従って異種の導電型
領域の相互間隔を小ざくすることができ、半導体素子の
高密度化及び性能向上が可能になった。
（３） 従来の製造方法にくらべてレジストパターン形
成工程が一回減り、工程が短縮された。
成工程が一回減り、工程が短縮された。
（４） 従来の方法では半導体基板にイオン注入設備か
ら直接イオン注入を行っていたため、基板表面に格子欠
陥が生じやすかったり、ヂャネリングが生じやすかった
りする反面、浅い接合を形成しにくいことや基板表面の
みを高淵瓜にＪることができない等の多くの問題点があ
ったが、本発明の方法ではドープドポリシリコンを固体
拡散源としているので、前記従来方法の問題点は解消し
た。
ら直接イオン注入を行っていたため、基板表面に格子欠
陥が生じやすかったり、ヂャネリングが生じやすかった
りする反面、浅い接合を形成しにくいことや基板表面の
みを高淵瓜にＪることができない等の多くの問題点があ
ったが、本発明の方法ではドープドポリシリコンを固体
拡散源としているので、前記従来方法の問題点は解消し
た。
第１図乃至第６図は本発明方法の一実施例の各工程おけ
る半導体素子の断面図である。 −１／Ｉ− １・・・半導体基板、 ２・・・二］レクタ層、 ３・
・・ベース層、 ４・・・絶縁膜、 ５・・・多結晶Ｓ
ｉ膜、５Ａ・・・多結晶Ｓ；パターン、 ６．８．１３
・・・レジストパターン、 １０・・・エミッタ領域、
１１・・・高濃度ベース領域。 １２・・・金属膜、
１２Δ・・・金属パターン、 ７・・・ドナー不純物
、 ９・・・アクセプタ不純物。 特許出願人 東京芝浦電気株式会ネ！ １５−
る半導体素子の断面図である。 −１／Ｉ− １・・・半導体基板、 ２・・・二］レクタ層、 ３・
・・ベース層、 ４・・・絶縁膜、 ５・・・多結晶Ｓ
ｉ膜、５Ａ・・・多結晶Ｓ；パターン、 ６．８．１３
・・・レジストパターン、 １０・・・エミッタ領域、
１１・・・高濃度ベース領域。 １２・・・金属膜、
１２Δ・・・金属パターン、 ７・・・ドナー不純物
、 ９・・・アクセプタ不純物。 特許出願人 東京芝浦電気株式会ネ！ １５−
Claims (1)
- １ 絶縁膜で被覆された８１半＞９（小基板の該絶縁膜
に、同一素子の異なる二種の導電型領域を形成するため
の第−及び第二の窓を開口覆る工程ど、該絶縁股上の全
面に多結晶Ｓｉ層を形成する工程と、第一のレジスｉ・
パターンをマスクとして該第−及び第二の窓のそれぞれ
の１一方に位置する該多結晶Ｓｉ層にドナー不純物及び
アクヒプタ不純物をイオン注入Ｊる工程と、該多結晶Ｓ
ｉ層に注入されたイオンを該第−及び第二の窓の下側の
該半導体基板中に拡散させることにＪ：り該？１′導体
Ｊｔ枚内に互いに冑なる導電型の第−及び第二領域を形
成する工程と、該多結晶８１層の−にに少イ１くとも一
層以上の金属層を形成する工程ど、該金Ｒ層の上に第二
のレジメ１−パターンを形成した後に該第二のレジメ１
−パターンをマスクとして該扮属層を選択的に１ツｆン
グ１することにより該第二のレジストパターンに整合づ
る金属パターンを形成づる工程と、該金属パターン又は
該第二のレジス］へパターンど該金属パターンとのｆ１
！１層体をマスクとして該多結晶Ｓｉ層を選択的にエッ
ヂングリ゛ることにより該金属パターンに整合するとと
一層に該第−及び第二領域に電気的に１ｇ続した多結晶
Ｓ１パターンを形成する■稈どを含む半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165260A JPS6057952A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
| US06/648,367 US4569123A (en) | 1983-09-09 | 1984-09-07 | Method of manufacturing a semiconductor device utilizing simultaneous diffusion from an ion implanted polysilicon layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165260A JPS6057952A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057952A true JPS6057952A (ja) | 1985-04-03 |
Family
ID=15808941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165260A Pending JPS6057952A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4569123A (ja) |
| JP (1) | JPS6057952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276644A (ja) * | 1988-04-27 | 1989-11-07 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083328A (ja) * | 1983-10-13 | 1985-05-11 | Fujitsu Ltd | フオトマスクの検査方法 |
| IT1213234B (it) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos. |
| US5340762A (en) * | 1985-04-01 | 1994-08-23 | Fairchild Semiconductor Corporation | Method of making small contactless RAM cell |
| US4764480A (en) * | 1985-04-01 | 1988-08-16 | National Semiconductor Corporation | Process for making high performance CMOS and bipolar integrated devices on one substrate with reduced cell size |
| US5100824A (en) * | 1985-04-01 | 1992-03-31 | National Semiconductor Corporation | Method of making small contactless RAM cell |
| US4637836A (en) * | 1985-09-23 | 1987-01-20 | Rca Corporation | Profile control of boron implant |
| US4898838A (en) * | 1985-10-16 | 1990-02-06 | Texas Instruments Incorporated | Method for fabricating a poly emitter logic array |
| US4682407A (en) * | 1986-01-21 | 1987-07-28 | Motorola, Inc. | Means and method for stabilizing polycrystalline semiconductor layers |
| JPS63136668A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5354699A (en) * | 1987-05-13 | 1994-10-11 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US4966868A (en) * | 1988-05-16 | 1990-10-30 | Intel Corporation | Process for selective contact hole filling including a silicide plug |
| US5008208A (en) * | 1988-12-07 | 1991-04-16 | Honeywell Inc. | Method of making planarized, self-aligned bipolar integrated circuits |
| JPH0812865B2 (ja) * | 1989-06-06 | 1996-02-07 | 株式会社東芝 | バイポーラトランジスタとその製造方法 |
| JP3175973B2 (ja) * | 1992-04-28 | 2001-06-11 | 株式会社東芝 | 半導体装置およびその製造方法 |
| ATE168500T1 (de) * | 1992-04-29 | 1998-08-15 | Siemens Ag | Verfahren zur herstellung eines kontaktlochs zu einem dotierten bereich |
| EP0792525B1 (en) * | 1995-09-18 | 2001-12-05 | Koninklijke Philips Electronics N.V. | A varicap diode and method of manufacturing a varicap diode |
| KR100248504B1 (ko) * | 1997-04-01 | 2000-03-15 | 윤종용 | 바이폴라 트랜지스터 및 그의 제조 방법 |
| US6403905B1 (en) * | 2000-02-02 | 2002-06-11 | Advanced Micro Devices, Inc. | Reticle stocking and sorting management system |
| KR100366046B1 (ko) * | 2000-06-29 | 2002-12-27 | 삼성전자 주식회사 | 에벌란치 포토다이오드 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279656A (en) * | 1975-12-25 | 1977-07-04 | Fujitsu Ltd | Production of semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3719535A (en) * | 1970-12-21 | 1973-03-06 | Motorola Inc | Hyperfine geometry devices and method for their fabrication |
| US3847687A (en) * | 1972-11-15 | 1974-11-12 | Motorola Inc | Methods of forming self aligned transistor structure having polycrystalline contacts |
| US4074304A (en) * | 1974-10-04 | 1978-02-14 | Nippon Electric Company, Ltd. | Semiconductor device having a miniature junction area and process for fabricating same |
| JPS5268376A (en) * | 1975-12-05 | 1977-06-07 | Nec Corp | Semiconductor device |
| US4357622A (en) * | 1980-01-18 | 1982-11-02 | International Business Machines Corporation | Complementary transistor structure |
| JPS56115525A (en) * | 1980-02-18 | 1981-09-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS56160034A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Impurity diffusion |
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| US4465528A (en) * | 1981-07-15 | 1984-08-14 | Fujitsu Limited | Method of producing a walled emitter semiconductor device |
| JPS5816337A (ja) * | 1981-07-22 | 1983-01-31 | Hitachi Ltd | プラント情報伝送システム |
-
1983
- 1983-09-09 JP JP58165260A patent/JPS6057952A/ja active Pending
-
1984
- 1984-09-07 US US06/648,367 patent/US4569123A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279656A (en) * | 1975-12-25 | 1977-07-04 | Fujitsu Ltd | Production of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276644A (ja) * | 1988-04-27 | 1989-11-07 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4569123A (en) | 1986-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6057952A (ja) | 半導体装置の製造方法 | |
| CA1085969A (en) | Semiconductor devices and method of manufacturing the same | |
| US4125426A (en) | Method of manufacturing semiconductor device | |
| JPH08148649A (ja) | 半導体装置の製造方法 | |
| JPS5975659A (ja) | 半導体装置の製造方法 | |
| US4464825A (en) | Process for fabrication of high-speed radiation hard bipolar semiconductor devices | |
| JPS59200418A (ja) | 半導体装置の製造方法 | |
| JP2000307060A (ja) | 抵抗素子の製造方法 | |
| JP3292154B2 (ja) | 半導体装置の製造方法 | |
| JPS6220711B2 (ja) | ||
| EP0228183A2 (en) | Method for manufacturing semiconductor device | |
| JPH02186625A (ja) | 半導体装置の製造方法 | |
| JP2654175B2 (ja) | 半導体装置の製造方法 | |
| JP2630616B2 (ja) | 半導体装置の製造方法 | |
| JPH0247853B2 (ja) | ||
| JPS6142169A (ja) | 半導体装置の製造方法 | |
| JPS6022506B2 (ja) | 半導体装置の製法 | |
| JPH0472630A (ja) | 半導体装置の製造方法 | |
| JPH045860A (ja) | ショットキーダイオード | |
| JPH0487353A (ja) | 半導体装置の製造方法 | |
| JPS59105366A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS63153859A (ja) | 半導体素子の製造方法 | |
| JPH02292820A (ja) | 半導体装置の製造方法 | |
| JPS6273756A (ja) | 半導体装置 | |
| JPS61219173A (ja) | 半導体装置の製造方法 |