JPS6273756A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6273756A JPS6273756A JP21532085A JP21532085A JPS6273756A JP S6273756 A JPS6273756 A JP S6273756A JP 21532085 A JP21532085 A JP 21532085A JP 21532085 A JP21532085 A JP 21532085A JP S6273756 A JPS6273756 A JP S6273756A
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- JP
- Japan
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- film
- barrier film
- resistance element
- barrier
- resistance
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は半導体装置に関し、特にアルミニウムアロイス
パイク防止用のため電極部に使用されるバリアメタル膜
を利用した抵抗素子を有するバイポーラ集積回路に関す
るものである。
パイク防止用のため電極部に使用されるバリアメタル膜
を利用した抵抗素子を有するバイポーラ集積回路に関す
るものである。
従来、バイポーラ集積回路に搭載されてきた抵抗素子に
は、エピタキシャル単結晶膜を利用した抵抗素子（拡散
抵抗と呼ぶ）及び、酸化膜等の絶縁膜上に堆積した多結
晶シリコン膜を用いる抵抗素子（多結晶７リコン抵抗）
等がある。
は、エピタキシャル単結晶膜を利用した抵抗素子（拡散
抵抗と呼ぶ）及び、酸化膜等の絶縁膜上に堆積した多結
晶シリコン膜を用いる抵抗素子（多結晶７リコン抵抗）
等がある。
上述した従来の拡散抵抗の場合、通常はｎ型導電領域内
に、ｐ型導電領域を設けて抵抗素子を形成するため、（
ｌｌｎ型導電領域をｐｎ接合又は絶縁膜で他領域と分離
する必要がある。（２）ｎ型導電領域を最高電位に保つ
必要がある。（３） ｐ ｎ接合容量による動作速度の
遅れがある。などの欠点を持ち集積回路の性能及び集積
密度の向上に制限を与えるとともに、パターンレイアウ
トに大きな制約を与えていた。
に、ｐ型導電領域を設けて抵抗素子を形成するため、（
ｌｌｎ型導電領域をｐｎ接合又は絶縁膜で他領域と分離
する必要がある。（２）ｎ型導電領域を最高電位に保つ
必要がある。（３） ｐ ｎ接合容量による動作速度の
遅れがある。などの欠点を持ち集積回路の性能及び集積
密度の向上に制限を与えるとともに、パターンレイアウ
トに大きな制約を与えていた。
一方、多結晶シリコン抵抗の場合は、絶縁膜上に形成出
来ることから前記（１） 、 （２） 、 （３）の欠
点は取り除かれるが、抵抗の温度係数を持つことが重大
な欠点となっている。層抵抗の上昇に伴い、温度係数は
急激な増大を示し、回路上程々の抵抗を使用する場合、
温度変化に対して動作マージンを取るかあるいは温度補
償回路を設けるなどしなければならず、回路設計の自由
度を大幅に落している要因となっている。
来ることから前記（１） 、 （２） 、 （３）の欠
点は取り除かれるが、抵抗の温度係数を持つことが重大
な欠点となっている。層抵抗の上昇に伴い、温度係数は
急激な増大を示し、回路上程々の抵抗を使用する場合、
温度変化に対して動作マージンを取るかあるいは温度補
償回路を設けるなどしなければならず、回路設計の自由
度を大幅に落している要因となっている。
また、抵抗素子へ電極配線を取り付ける場合、従来は抵
抗素子の酸化膜または窒化膜等の絶縁膜にコンタクト穴
を開口した後、ＡＩ配線を接続していたが、本構造では
ウエーノ・製造工程および組立工程における熱処理のた
めアルミニウムアロイスパイクが生じてしまい、コンタ
クト抵抗の増大。
抗素子の酸化膜または窒化膜等の絶縁膜にコンタクト穴
を開口した後、ＡＩ配線を接続していたが、本構造では
ウエーノ・製造工程および組立工程における熱処理のた
めアルミニウムアロイスパイクが生じてしまい、コンタ
クト抵抗の増大。
抵抗値の変動を引き起こすことがある。この抵抗値変動
は特性変動に直結してしまうことからＩＣ。
は特性変動に直結してしまうことからＩＣ。
ＬＳＩの品質面から問題となっている。
本発明は上述した従来の欠点を除去し、アルミニウムア
ロイスパイクを防止する構造を有し、絶縁膜上に温度係
数が極めて小さく、ｒ”接合等の寄生容量を持たない抵
抗素子を実現するとともに、層抵抗を大幅に変化させる
ことが出来、回路設計及びパターンレアウトの自由度を
大幅に増すことができる半導体装置を提供することを目
的とする。
ロイスパイクを防止する構造を有し、絶縁膜上に温度係
数が極めて小さく、ｒ”接合等の寄生容量を持たない抵
抗素子を実現するとともに、層抵抗を大幅に変化させる
ことが出来、回路設計及びパターンレアウトの自由度を
大幅に増すことができる半導体装置を提供することを目
的とする。
本発明の半導体装置は、半導体基板上の絶縁膜に設けら
れた電極用コンタクト開口部と、該電極用コンタクト開
孔部を覆って形成された電極配線金属のコンタクト面へ
の進入を防止するためのバリア膜と、該バリア膜に連続
して絶縁膜上に設けられた該バリア膜と同一金属膜にバ
リア膜主構成原子と異なる原子を導入して構成した抵抗
素子とを具備することにより構成される。
れた電極用コンタクト開口部と、該電極用コンタクト開
孔部を覆って形成された電極配線金属のコンタクト面へ
の進入を防止するためのバリア膜と、該バリア膜に連続
して絶縁膜上に設けられた該バリア膜と同一金属膜にバ
リア膜主構成原子と異なる原子を導入して構成した抵抗
素子とを具備することにより構成される。
また、バリア膜の抵抗素子領域に酸素原子をイオン注入
した後熱処理することにより層抵抗を大幅に変化させ、
所定の抵抗値を有する抵抗素子を容易に得ることができ
る。
した後熱処理することにより層抵抗を大幅に変化させ、
所定の抵抗値を有する抵抗素子を容易に得ることができ
る。
次に、本発明について図面を参照し、て説明する。
第１図乃至第３図は本発明の一実施例およびその製造方
法を説明するための主要工程の模式図で、第１図は断面
図、第２図、第３因は平面図である。
法を説明するための主要工程の模式図で、第１図は断面
図、第２図、第３因は平面図である。
本実施例ではエミッタ結合型論理回路におけるコレクタ
負荷抵抗を例にとって説明する。
負荷抵抗を例にとって説明する。
まず、第１図乃至第３図を用いて一実施例の製造方法を
説明する。第１図において、シリコン基板１表面を覆う
酸化膜２にコレクタコンタクト用開孔部４を設ける。次
いでバリア膜として窒化チタン（ＴｉＮ）膜５を０．２
μｍ厚で全面にスパッタ被着させる。なお３は既に形成
されているコレクタ拡散層である。
説明する。第１図において、シリコン基板１表面を覆う
酸化膜２にコレクタコンタクト用開孔部４を設ける。次
いでバリア膜として窒化チタン（ＴｉＮ）膜５を０．２
μｍ厚で全面にスパッタ被着させる。なお３は既に形成
されているコレクタ拡散層である。
次に、第２図に示すように、ＴｉＮ膜５を通常のフォト
リソグラフィ技術を用いて、まずレジスト膜を形成し、
そのレジスト膜をマスクとしてＨ２Ｏ２液中で不要のＴ
ｉＮ膜をエツチング除去することにより所定の抵抗素子
形状６を得る。
リソグラフィ技術を用いて、まずレジスト膜を形成し、
そのレジスト膜をマスクとしてＨ２Ｏ２液中で不要のＴ
ｉＮ膜をエツチング除去することにより所定の抵抗素子
形状６を得る。
次に、第３図に示すように、コレクタコンタクト４部分
のみを覆うように約１μｍ厚のアルミニウム膜７を形成
し、全面に酸素原子をイオン注入したのち、４００〜５
００℃の熱処理を施す。次にアルミニウム膜７を除去す
ると抵抗素子８が完成し本実施例の半導体装置が得られ
る。
のみを覆うように約１μｍ厚のアルミニウム膜７を形成
し、全面に酸素原子をイオン注入したのち、４００〜５
００℃の熱処理を施す。次にアルミニウム膜７を除去す
ると抵抗素子８が完成し本実施例の半導体装置が得られ
る。
このようにして得られる抵抗素子の層抵抗は、酸素原子
の注入量によって変化し、１０１６〜１０１６０−２の
注入量で、数百Ω／口〜数十にΩ／口の１−抵抗が実現
される。また電極部に酸素原子を注入しないのは、コン
タクト抵抗を増大させないためである。
の注入量によって変化し、１０１６〜１０１６０−２の
注入量で、数百Ω／口〜数十にΩ／口の１−抵抗が実現
される。また電極部に酸素原子を注入しないのは、コン
タクト抵抗を増大させないためである。
また、得られた抵抗素子の温度係数は、拡散抵抗や多結
晶シリコン抵抗に比して極めて小さく、数＋ｐｐｒｎ／
”Ｏ程度である。
晶シリコン抵抗に比して極めて小さく、数＋ｐｐｒｎ／
”Ｏ程度である。
以上説明したように、本発明を用いれば、アルミニウム
アロイスパイクを防止する構造を有し７、絶縁膜上に温
度係数が極めて小さくｐｎ接合等の寄生容量を持たない
抵抗素子が実現されるとともに、層抵抗を大幅に変化さ
＋子゛らり、で）ため、回路設計及びパターンレイアラ
） ７７）自由度を大幅に増すと、とが出来るという効
果が得らハ、る１゜
アロイスパイクを防止する構造を有し７、絶縁膜上に温
度係数が極めて小さくｐｎ接合等の寄生容量を持たない
抵抗素子が実現されるとともに、層抵抗を大幅に変化さ
＋子゛らり、で）ため、回路設計及びパターンレイアラ
） ７７）自由度を大幅に増すと、とが出来るという効
果が得らハ、る１゜
第１図乃至第３図は本発明の一実施例およびその製造方
法を説明するだめの主要工程の模式図で、第１図は断面
図、第２図、第３図は平面図でめる。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・コレクタ拡散層、４・・・・・・コレク
タコンタクト用開孔部、５・・・・・・窒化チタン膜、
７・・・・・・アルミニウム膜、８・・・・・・抵抗素
子。 代理人 弁理士 内 原 晋 ′；・ 、（１１
，・１．５： 第１図 第２ 把 牟３ 図
法を説明するだめの主要工程の模式図で、第１図は断面
図、第２図、第３図は平面図でめる。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・コレクタ拡散層、４・・・・・・コレク
タコンタクト用開孔部、５・・・・・・窒化チタン膜、
７・・・・・・アルミニウム膜、８・・・・・・抵抗素
子。 代理人 弁理士 内 原 晋 ′；・ 、（１１
，・１．５： 第１図 第２ 把 牟３ 図
Claims (2)
- （１）半導体基板上の絶縁膜に設けられた電極用コンタ
クト開口部と、該電極用コンタクト開口部を覆って形成
された電極配線金属のコンタクト面への進入を防止する
ためのバリア膜と、該バリア膜に連続して絶縁膜上に設
けられた該バリア膜と同一金属膜にバリア膜主構成原子
と異なる原子を導入して構成した抵抗素子とを具備する
ことを特徴とする半導体装置。 - （２）バリア膜が窒化チタンであり、バリア膜主構成原
子と異なる原子が酸素原子である特許請求の範囲第（１
）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532085A JPS6273756A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532085A JPS6273756A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273756A true JPS6273756A (ja) | 1987-04-04 |
| JPH0569312B2 JPH0569312B2 (ja) | 1993-09-30 |
Family
ID=16670354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21532085A Granted JPS6273756A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114464A (ja) * | 1990-09-04 | 1992-04-15 | Matsushita Electron Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437360A (en) * | 1977-08-29 | 1979-03-19 | Kansai Paint Co Ltd | Method of treating drainage at electrodepositing step |
| JPS57142312A (en) * | 1981-01-12 | 1982-09-03 | Kou Mfg Co Za | Veneer lathe device and manufacture of wood veneer |
-
1985
- 1985-09-27 JP JP21532085A patent/JPS6273756A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437360A (en) * | 1977-08-29 | 1979-03-19 | Kansai Paint Co Ltd | Method of treating drainage at electrodepositing step |
| JPS57142312A (en) * | 1981-01-12 | 1982-09-03 | Kou Mfg Co Za | Veneer lathe device and manufacture of wood veneer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114464A (ja) * | 1990-09-04 | 1992-04-15 | Matsushita Electron Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0569312B2 (ja) | 1993-09-30 |
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