JPS59105366A - Mos型トランジスタの製造方法 - Google Patents

Mos型トランジスタの製造方法

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Publication number
JPS59105366A
JPS59105366A JP21399082A JP21399082A JPS59105366A JP S59105366 A JPS59105366 A JP S59105366A JP 21399082 A JP21399082 A JP 21399082A JP 21399082 A JP21399082 A JP 21399082A JP S59105366 A JPS59105366 A JP S59105366A
Authority
JP
Japan
Prior art keywords
oxide film
film
source
substrate
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21399082A
Other languages
English (en)
Inventor
Hiroyuki Tamura
浩之 田村
Masayoshi Ino
伊野 昌義
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP21399082A priority Critical patent/JPS59105366A/ja
Publication of JPS59105366A publication Critical patent/JPS59105366A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41775Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783Raised source or drain electrodes self aligned with the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) この発明は、MO8型トランジスタにおけるソース・ド
レイン拡散層をメタルシリサイド膜からの不純物の拡散
によって形成するMO8型トランジスタの製造方法に関
する。
(従来技術) 従来のMO8型トランジスタの製造方法を第1図を用い
て説明する。第1図(a)において、lはシリコン基板
で6D、まずこのシリコン基板1の表面に6000〜9
000λのフィ→ド酸化膜2を選択的に形成することに
よシ、シリコン基板1上をフィールド領域3とアクティ
ブ領域4に分ける。
ここで、酸化膜2は、減圧気相成長法による図示しない
窒化膜をマスクとした選択酸化法によって形成される。
次に、800〜1000℃のドライ酸化によって、アク
ティブ領域4(シリコン基板1の露出表面)に200〜
500Aのシリコン酸化膜を成長させる。その後、減圧
気相成長法によって2000〜4000Aの多結晶シリ
コン膜を成長させる。
そして、との多結晶シリコン膜を写真食刻法にょシ、ダ
ート電極となる部分のみ残してエツチング除去する。さ
らKこれによる残存多結晶シリコン膜(ダート電極)を
マスクとして、その下のダート酸化膜となる部分のみの
こしてシリコン酸化膜をエツチング除去する。
このエツチング後の状態が第1図(b)に示されており
、6はゲート電極(残存多結晶シリコン膜)、5はダー
ト酸化膜(残存シリコン酸化膜)である。
次に、不純物の拡散を行うことによシ、シリコン基板l
に第1図(c)に示すよう((ソース・ドレイン拡散層
7を形成する。その後、全面にリンをドープしたシリコ
ン1、し化膜8(層間絶縁膜)を気相成長法によシロ0
00〜10000A形成する。
しかる後、第xV(d)に示すように、このリンがドー
プされたシリコン酸化膜8にソース・ドレイン拡散層7
およびゲート電極6上において写真食刻法によってコン
タクト孔を形成する。
この孔開は後、配線用金属の堆積とそれのパターニング
を行うことによシ、前記ソース・ドレイン拡散層7およ
びダート電極6に前記コンタクト孔を介して接続される
配線9を第1図(e)に示すように形成する。
このような従来の製造方法においては、ソース・ドレイ
ン拡散層7はダート電極6をマスクとしたイオン打込み
法によって形成したわけであるが、この場合、ダート電
極6と配線9とを同時形成することができず、ダート酸
化膜5を形成したのちにダート電極ホトリソ、コンタク
トホトリン、配線ホトリンの計3回のホトリン工程が必
要であシ、不良の原因になっていた。
また、層間絶縁膜を介して配線用金属膜を形成するため
にソース・ドレイン拡散層とのコンタクト部での段差が
高くなシ配線の段切れが生じ易かった。
ソース・ドレイン拡散層7も直接シリコン基板1に打ち
込み熱処理によって拡散を行っていたため、接合が深く
なっていた。このため、素子の微細化に伴々いショート
チャネル効果などにょシトランリスタ特性の不安定性が
問題になってきた。
(発明の目的) この発明は、これら欠点を除去するためになされたもの
で、浅い接合および低抵抗のソース・ドレイン領域が実
現できるとともに、ホトリン工程1回省略で、不良も減
少することのできるMO8型トランジスタの製造方法を
提供することを目的とする。
(発明の構成) この発明のMO8型トランジスタの製造方法は、シリコ
ン基板の表面に選択的にフィールド酸化膜を形成すると
ともに、シリコン基板の露出表面のダート電極になるべ
き部分にシリコン酸化膜を形成し、全面にメタルシリサ
イド膜を堆積させてダート電極部と配線部をパターニン
グした後全面に不純物を拡散させて熱処理を行い、この
熱処理によって不純物をシリコン基板中に拡散させてソ
ース・ドレイン拡散層を形成するようにしたものである
(実施例) 以下、この発明のMO8型トランジスタの製造方法の実
施例について図面に基づき説明する。第2図(a)ない
し第2図(e)はそれぞれその一実施例の工程説明図で
ある。第2図(a)において、11はシリコン基板であ
シ、まずこのシリコン基板11の表面に6000〜90
00Aのフィールド酸化膜12を選択的に形成すること
によシ、シリコン基板11上をフィールド領域13とア
クティブ領域14に分ける。
ここで、フィールド酸化膜12は、減圧気相成長法によ
る図示しない窒化膜をマスクとした選択酸化法によって
形成される。
次に800〜1000℃のドライ酸化によってアクティ
ブ領域14(シリコン基板11の露出表面) K 20
0〜500Aのシリコン酸化膜を成長させる。その後写
真食刻法によシこのシリコン酸化膜をダート部分15の
みのこし他の部分を除去する(第2図(b))。
次に、シリコン基板11の全面にダート電極および配線
になるメタルシリサイド膜16(たとえばMo Si2
、T a S i2 、WS ’ 2など)を形成する
。そして写真食刻法によってこのメタルシリサイド膜1
6をエツチングし、第2図(d)に示すように、ダート
電極17および配[18を形成する。
次に、イオン打ち込み法によって、シリコン基板11の
全面にソース・ドレイン拡散層に拡散させる不純物(た
とえばAs)をメタルシリサイド膜16中に留まるよう
に打ち込む。この後熱処理を行いメタルシリサイド膜中
の不純物をシリコン基板ll中に拡散させ、ソース・ド
レイン拡散層19を形成させる(第2図(e))。
このような実施例によれば、層間絶縁膜を使用すること
なしにトランジスタを形成でき、ホトリソ工程もコンタ
クトホトリソ(ダート酸化膜をダート部のみのこす)ダ
ート電極、配線ホ) IJソの2回で行うことができ、
工程が短縮でき、不良も低減することができる。
マタ、ソース・ドレイン領域19がメタルシリサイド/
N+拡散層の2層構造になっているために、N ”  
I m ノ’A 合よシも低抵抗のソース・ドレイン領
域が得られる。したがって、N+拡散層は極くわずかの
深さであっても十分であシ、かっN+拡散層の形成もメ
タルシリサイド膜からの不純物の拡散によって行なわれ
ているため浅い接合が形成できる。
このように、浅い接合、低抵抗のソース・ドレイン領域
が形成できるため、ショートチャネル効果などの影響が
低減でき、トランジスタ特性の大巾な改善が期待できる
(発明の効果) 以上のように、この発明のMO8型トランジスタの製造
方法によれば、ソース・ドレイン拡散層の形成をメタル
シリサイド膜からの不純物の拡散によって行うようにし
たので、浅い接合および低抵抗のソース・ドレイン領域
が実現できる。また、ホトリソ工程も1回省略できるの
で不良も減少する。
【図面の簡単な説明】
第1図(a)ないし第1図(e)はそれぞれ従来のyD
S型トランジスタの製造方法を説明するための工程説明
図、第2図(a)ないし第2図(e)はそれぞれこの発
明のMO8型トランジスタの製造方法の一実施例を説明
するための工程説明図である。 11・・・シリコン基板、12・・・フィールド酸化膜
、13・・・フィールド領域、14・・・アクティブ領
域、15・・・ダート酸化i摸、16・・・メタルシリ
サイド膜、17・・・ダート電極、18・・・配線、1
9・・・ソース・ドレイン拡散層。

Claims (1)

    【特許請求の範囲】
  1. シリコン基板の表面に選択的にフィールド酸化膜を形成
    してこのシリコン基板にフィールド領域とアクティブ領
    域を形成する工程と、このアクティブ領域のダート電極
    になるべき部分にシリコン酸化膜を形成する工程と、こ
    のシリコン酸化膜の形成後全面にメタルシリサイド膜を
    堆積させる工程と、このメタルシリサイド膜をダート電
    極部と配線部にパターニングする工程と、全面に不純物
    を拡散させる工程と、熱処理を行い前記不純物をシリコ
    ン基板中に拡散させてソース・ドレイン拡散層を形成す
    る工程とを具備してなるMO8!)ランソスタの製造方
    法。
JP21399082A 1982-12-08 1982-12-08 Mos型トランジスタの製造方法 Pending JPS59105366A (ja)

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JP21399082A JPS59105366A (ja) 1982-12-08 1982-12-08 Mos型トランジスタの製造方法

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JP (1) JPS59105366A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6187322A (ja) * 1984-09-13 1986-05-02 Seiko Epson Corp 半導体装置の製造方法
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6187322A (ja) * 1984-09-13 1986-05-02 Seiko Epson Corp 半導体装置の製造方法
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