JPS59105366A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPS59105366A JPS59105366A JP21399082A JP21399082A JPS59105366A JP S59105366 A JPS59105366 A JP S59105366A JP 21399082 A JP21399082 A JP 21399082A JP 21399082 A JP21399082 A JP 21399082A JP S59105366 A JPS59105366 A JP S59105366A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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-
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ＭＯ８型トランジスタにおけるソース・ド
レイン拡散層をメタルシリサイド膜からの不純物の拡散
によって形成するＭＯ８型トランジスタの製造方法に関
する。
レイン拡散層をメタルシリサイド膜からの不純物の拡散
によって形成するＭＯ８型トランジスタの製造方法に関
する。
（従来技術）
従来のＭＯ８型トランジスタの製造方法を第１図を用い
て説明する。第１図（ａ）において、ｌはシリコン基板
で６Ｄ、まずこのシリコン基板１の表面に６０００〜９
０００λのフィ→ド酸化膜２を選択的に形成することに
よシ、シリコン基板１上をフィールド領域３とアクティ
ブ領域４に分ける。
て説明する。第１図（ａ）において、ｌはシリコン基板
で６Ｄ、まずこのシリコン基板１の表面に６０００〜９
０００λのフィ→ド酸化膜２を選択的に形成することに
よシ、シリコン基板１上をフィールド領域３とアクティ
ブ領域４に分ける。
ここで、酸化膜２は、減圧気相成長法による図示しない
窒化膜をマスクとした選択酸化法によって形成される。
窒化膜をマスクとした選択酸化法によって形成される。
次に、８００〜１０００℃のドライ酸化によって、アク
ティブ領域４（シリコン基板１の露出表面）に２００〜
５００Ａのシリコン酸化膜を成長させる。その後、減圧
気相成長法によって２０００〜４０００Ａの多結晶シリ
コン膜を成長させる。
ティブ領域４（シリコン基板１の露出表面）に２００〜
５００Ａのシリコン酸化膜を成長させる。その後、減圧
気相成長法によって２０００〜４０００Ａの多結晶シリ
コン膜を成長させる。
そして、との多結晶シリコン膜を写真食刻法にょシ、ダ
ート電極となる部分のみ残してエツチング除去する。さ
らＫこれによる残存多結晶シリコン膜（ダート電極）を
マスクとして、その下のダート酸化膜となる部分のみの
こしてシリコン酸化膜をエツチング除去する。
ート電極となる部分のみ残してエツチング除去する。さ
らＫこれによる残存多結晶シリコン膜（ダート電極）を
マスクとして、その下のダート酸化膜となる部分のみの
こしてシリコン酸化膜をエツチング除去する。
このエツチング後の状態が第１図（ｂ）に示されており
、６はゲート電極（残存多結晶シリコン膜）、５はダー
ト酸化膜（残存シリコン酸化膜）である。
、６はゲート電極（残存多結晶シリコン膜）、５はダー
ト酸化膜（残存シリコン酸化膜）である。
次に、不純物の拡散を行うことによシ、シリコン基板ｌ
に第１図（ｃ）に示すよう（（ソース・ドレイン拡散層
７を形成する。その後、全面にリンをドープしたシリコ
ン１、し化膜８（層間絶縁膜）を気相成長法によシロ０
００〜１００００Ａ形成する。
に第１図（ｃ）に示すよう（（ソース・ドレイン拡散層
７を形成する。その後、全面にリンをドープしたシリコ
ン１、し化膜８（層間絶縁膜）を気相成長法によシロ０
００〜１００００Ａ形成する。
しかる後、第ｘＶ（ｄ）に示すように、このリンがドー
プされたシリコン酸化膜８にソース・ドレイン拡散層７
およびゲート電極６上において写真食刻法によってコン
タクト孔を形成する。
プされたシリコン酸化膜８にソース・ドレイン拡散層７
およびゲート電極６上において写真食刻法によってコン
タクト孔を形成する。
この孔開は後、配線用金属の堆積とそれのパターニング
を行うことによシ、前記ソース・ドレイン拡散層７およ
びダート電極６に前記コンタクト孔を介して接続される
配線９を第１図（ｅ）に示すように形成する。
を行うことによシ、前記ソース・ドレイン拡散層７およ
びダート電極６に前記コンタクト孔を介して接続される
配線９を第１図（ｅ）に示すように形成する。
このような従来の製造方法においては、ソース・ドレイ
ン拡散層７はダート電極６をマスクとしたイオン打込み
法によって形成したわけであるが、この場合、ダート電
極６と配線９とを同時形成することができず、ダート酸
化膜５を形成したのちにダート電極ホトリソ、コンタク
トホトリン、配線ホトリンの計３回のホトリン工程が必
要であシ、不良の原因になっていた。
ン拡散層７はダート電極６をマスクとしたイオン打込み
法によって形成したわけであるが、この場合、ダート電
極６と配線９とを同時形成することができず、ダート酸
化膜５を形成したのちにダート電極ホトリソ、コンタク
トホトリン、配線ホトリンの計３回のホトリン工程が必
要であシ、不良の原因になっていた。
また、層間絶縁膜を介して配線用金属膜を形成するため
にソース・ドレイン拡散層とのコンタクト部での段差が
高くなシ配線の段切れが生じ易かった。
にソース・ドレイン拡散層とのコンタクト部での段差が
高くなシ配線の段切れが生じ易かった。
ソース・ドレイン拡散層７も直接シリコン基板１に打ち
込み熱処理によって拡散を行っていたため、接合が深く
なっていた。このため、素子の微細化に伴々いショート
チャネル効果などにょシトランリスタ特性の不安定性が
問題になってきた。
込み熱処理によって拡散を行っていたため、接合が深く
なっていた。このため、素子の微細化に伴々いショート
チャネル効果などにょシトランリスタ特性の不安定性が
問題になってきた。
（発明の目的）
この発明は、これら欠点を除去するためになされたもの
で、浅い接合および低抵抗のソース・ドレイン領域が実
現できるとともに、ホトリン工程１回省略で、不良も減
少することのできるＭＯ８型トランジスタの製造方法を
提供することを目的とする。
で、浅い接合および低抵抗のソース・ドレイン領域が実
現できるとともに、ホトリン工程１回省略で、不良も減
少することのできるＭＯ８型トランジスタの製造方法を
提供することを目的とする。
（発明の構成）
この発明のＭＯ８型トランジスタの製造方法は、シリコ
ン基板の表面に選択的にフィールド酸化膜を形成すると
ともに、シリコン基板の露出表面のダート電極になるべ
き部分にシリコン酸化膜を形成し、全面にメタルシリサ
イド膜を堆積させてダート電極部と配線部をパターニン
グした後全面に不純物を拡散させて熱処理を行い、この
熱処理によって不純物をシリコン基板中に拡散させてソ
ース・ドレイン拡散層を形成するようにしたものである
。
ン基板の表面に選択的にフィールド酸化膜を形成すると
ともに、シリコン基板の露出表面のダート電極になるべ
き部分にシリコン酸化膜を形成し、全面にメタルシリサ
イド膜を堆積させてダート電極部と配線部をパターニン
グした後全面に不純物を拡散させて熱処理を行い、この
熱処理によって不純物をシリコン基板中に拡散させてソ
ース・ドレイン拡散層を形成するようにしたものである
。
（実施例）
以下、この発明のＭＯ８型トランジスタの製造方法の実
施例について図面に基づき説明する。第２図（ａ）ない
し第２図（ｅ）はそれぞれその一実施例の工程説明図で
ある。第２図（ａ）において、１１はシリコン基板であ
シ、まずこのシリコン基板１１の表面に６０００〜９０
００Ａのフィールド酸化膜１２を選択的に形成すること
によシ、シリコン基板１１上をフィールド領域１３とア
クティブ領域１４に分ける。
施例について図面に基づき説明する。第２図（ａ）ない
し第２図（ｅ）はそれぞれその一実施例の工程説明図で
ある。第２図（ａ）において、１１はシリコン基板であ
シ、まずこのシリコン基板１１の表面に６０００〜９０
００Ａのフィールド酸化膜１２を選択的に形成すること
によシ、シリコン基板１１上をフィールド領域１３とア
クティブ領域１４に分ける。
ここで、フィールド酸化膜１２は、減圧気相成長法によ
る図示しない窒化膜をマスクとした選択酸化法によって
形成される。
る図示しない窒化膜をマスクとした選択酸化法によって
形成される。
次に８００〜１０００℃のドライ酸化によってアクティ
ブ領域１４（シリコン基板１１の露出表面） Ｋ ２０
０〜５００Ａのシリコン酸化膜を成長させる。その後写
真食刻法によシこのシリコン酸化膜をダート部分１５の
みのこし他の部分を除去する（第２図（ｂ））。
ブ領域１４（シリコン基板１１の露出表面） Ｋ ２０
０〜５００Ａのシリコン酸化膜を成長させる。その後写
真食刻法によシこのシリコン酸化膜をダート部分１５の
みのこし他の部分を除去する（第２図（ｂ））。
次に、シリコン基板１１の全面にダート電極および配線
になるメタルシリサイド膜１６（たとえばＭｏ Ｓｉ２
、Ｔ ａ Ｓ ｉ２ 、ＷＳ ’ ２など）を形成する
。そして写真食刻法によってこのメタルシリサイド膜１
６をエツチングし、第２図（ｄ）に示すように、ダート
電極１７および配［１８を形成する。
になるメタルシリサイド膜１６（たとえばＭｏ Ｓｉ２
、Ｔ ａ Ｓ ｉ２ 、ＷＳ ’ ２など）を形成する
。そして写真食刻法によってこのメタルシリサイド膜１
６をエツチングし、第２図（ｄ）に示すように、ダート
電極１７および配［１８を形成する。
次に、イオン打ち込み法によって、シリコン基板１１の
全面にソース・ドレイン拡散層に拡散させる不純物（た
とえばＡｓ）をメタルシリサイド膜１６中に留まるよう
に打ち込む。この後熱処理を行いメタルシリサイド膜中
の不純物をシリコン基板ｌｌ中に拡散させ、ソース・ド
レイン拡散層１９を形成させる（第２図（ｅ））。
全面にソース・ドレイン拡散層に拡散させる不純物（た
とえばＡｓ）をメタルシリサイド膜１６中に留まるよう
に打ち込む。この後熱処理を行いメタルシリサイド膜中
の不純物をシリコン基板ｌｌ中に拡散させ、ソース・ド
レイン拡散層１９を形成させる（第２図（ｅ））。
このような実施例によれば、層間絶縁膜を使用すること
なしにトランジスタを形成でき、ホトリソ工程もコンタ
クトホトリソ（ダート酸化膜をダート部のみのこす）ダ
ート電極、配線ホ） ＩＪソの２回で行うことができ、
工程が短縮でき、不良も低減することができる。
なしにトランジスタを形成でき、ホトリソ工程もコンタ
クトホトリソ（ダート酸化膜をダート部のみのこす）ダ
ート電極、配線ホ） ＩＪソの２回で行うことができ、
工程が短縮でき、不良も低減することができる。
マタ、ソース・ドレイン領域１９がメタルシリサイド／
Ｎ＋拡散層の２層構造になっているために、Ｎ ”
Ｉ ｍ ノ’Ａ 合よシも低抵抗のソース・ドレイン領
域が得られる。したがって、Ｎ＋拡散層は極くわずかの
深さであっても十分であシ、かっＮ＋拡散層の形成もメ
タルシリサイド膜からの不純物の拡散によって行なわれ
ているため浅い接合が形成できる。
Ｎ＋拡散層の２層構造になっているために、Ｎ ”
Ｉ ｍ ノ’Ａ 合よシも低抵抗のソース・ドレイン領
域が得られる。したがって、Ｎ＋拡散層は極くわずかの
深さであっても十分であシ、かっＮ＋拡散層の形成もメ
タルシリサイド膜からの不純物の拡散によって行なわれ
ているため浅い接合が形成できる。
このように、浅い接合、低抵抗のソース・ドレイン領域
が形成できるため、ショートチャネル効果などの影響が
低減でき、トランジスタ特性の大巾な改善が期待できる
。
が形成できるため、ショートチャネル効果などの影響が
低減でき、トランジスタ特性の大巾な改善が期待できる
。
（発明の効果）
以上のように、この発明のＭＯ８型トランジスタの製造
方法によれば、ソース・ドレイン拡散層の形成をメタル
シリサイド膜からの不純物の拡散によって行うようにし
たので、浅い接合および低抵抗のソース・ドレイン領域
が実現できる。また、ホトリソ工程も１回省略できるの
で不良も減少する。
方法によれば、ソース・ドレイン拡散層の形成をメタル
シリサイド膜からの不純物の拡散によって行うようにし
たので、浅い接合および低抵抗のソース・ドレイン領域
が実現できる。また、ホトリソ工程も１回省略できるの
で不良も減少する。
第１図（ａ）ないし第１図（ｅ）はそれぞれ従来のｙＤ
Ｓ型トランジスタの製造方法を説明するための工程説明
図、第２図（ａ）ないし第２図（ｅ）はそれぞれこの発
明のＭＯ８型トランジスタの製造方法の一実施例を説明
するための工程説明図である。 １１・・・シリコン基板、１２・・・フィールド酸化膜
、１３・・・フィールド領域、１４・・・アクティブ領
域、１５・・・ダート酸化ｉ摸、１６・・・メタルシリ
サイド膜、１７・・・ダート電極、１８・・・配線、１
９・・・ソース・ドレイン拡散層。
Ｓ型トランジスタの製造方法を説明するための工程説明
図、第２図（ａ）ないし第２図（ｅ）はそれぞれこの発
明のＭＯ８型トランジスタの製造方法の一実施例を説明
するための工程説明図である。 １１・・・シリコン基板、１２・・・フィールド酸化膜
、１３・・・フィールド領域、１４・・・アクティブ領
域、１５・・・ダート酸化ｉ摸、１６・・・メタルシリ
サイド膜、１７・・・ダート電極、１８・・・配線、１
９・・・ソース・ドレイン拡散層。
Claims (1)
- シリコン基板の表面に選択的にフィールド酸化膜を形成
してこのシリコン基板にフィールド領域とアクティブ領
域を形成する工程と、このアクティブ領域のダート電極
になるべき部分にシリコン酸化膜を形成する工程と、こ
のシリコン酸化膜の形成後全面にメタルシリサイド膜を
堆積させる工程と、このメタルシリサイド膜をダート電
極部と配線部にパターニングする工程と、全面に不純物
を拡散させる工程と、熱処理を行い前記不純物をシリコ
ン基板中に拡散させてソース・ドレイン拡散層を形成す
る工程とを具備してなるＭＯ８！）ランソスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21399082A JPS59105366A (ja) | 1982-12-08 | 1982-12-08 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21399082A JPS59105366A (ja) | 1982-12-08 | 1982-12-08 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105366A true JPS59105366A (ja) | 1984-06-18 |
Family
ID=16648424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21399082A Pending JPS59105366A (ja) | 1982-12-08 | 1982-12-08 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187322A (ja) * | 1984-09-13 | 1986-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| US4945070A (en) * | 1989-01-24 | 1990-07-31 | Harris Corporation | Method of making cmos with shallow source and drain junctions |
-
1982
- 1982-12-08 JP JP21399082A patent/JPS59105366A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187322A (ja) * | 1984-09-13 | 1986-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| US4945070A (en) * | 1989-01-24 | 1990-07-31 | Harris Corporation | Method of making cmos with shallow source and drain junctions |
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