JPH043469A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH043469A JPH043469A JP10381590A JP10381590A JPH043469A JP H043469 A JPH043469 A JP H043469A JP 10381590 A JP10381590 A JP 10381590A JP 10381590 A JP10381590 A JP 10381590A JP H043469 A JPH043469 A JP H043469A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁性基板上に多結晶シリコン薄膜トランジ
スタを高歩留まりで製造する方法に関する。
スタを高歩留まりで製造する方法に関する。
近年、ガラス基板上に薄膜能動デバイスをつくりこむ技
術は、大面積透過型液晶デイスプレィや密着型イメージ
センサ等を始めとする各所に応用がめざされ、研究が活
性化している。そのなかでも多結晶シリコン薄膜トラン
ジスタは周辺駆動回路も一体化した全薄膜化デバイスを
作成できる最も有望なデバイスとして注目を集めている
。このような薄膜トランジスタの構造としては、大きく
はプレーナ構造とスタガ構造に分かれる。逆スタガ構遺
はプレーナ構造に比べ簡単なプロセスで製造可能であり
アモルファスシリコン薄膜トランジスタに多く採用され
ている。
術は、大面積透過型液晶デイスプレィや密着型イメージ
センサ等を始めとする各所に応用がめざされ、研究が活
性化している。そのなかでも多結晶シリコン薄膜トラン
ジスタは周辺駆動回路も一体化した全薄膜化デバイスを
作成できる最も有望なデバイスとして注目を集めている
。このような薄膜トランジスタの構造としては、大きく
はプレーナ構造とスタガ構造に分かれる。逆スタガ構遺
はプレーナ構造に比べ簡単なプロセスで製造可能であり
アモルファスシリコン薄膜トランジスタに多く採用され
ている。
従来の逆スタガ構造のトランジスタの製造方法は第2図
(a)〜(d)に示す通りである。ガラス基板1上に、
ケート電極用多結晶シリコン層を成膜し、パターン化し
て多結晶シリコンゲート電極11を形成した(第2図〈
a〉)。この上部にゲート絶縁膜3を形成し、その上に
活性層である多結晶シリコン層4を成膜し、アイラント
ノ(ターン形成を行う(第2図(b))。さらにシリコ
ン酸化膜5を形成し、ソース・トレイン領域部をエツチ
ングし、この領域に不純物イオン12をドーピングを行
ないソース ドレイン領域を作製する(第2図(C))
。この後、金属層10を成膜し電極パターンを形成しデ
バイスを完成させる力ようにゲート電極の低抵抗多結晶
シリコシと電極金属層とて2層配線が可能なと利点か多
い。
(a)〜(d)に示す通りである。ガラス基板1上に、
ケート電極用多結晶シリコン層を成膜し、パターン化し
て多結晶シリコンゲート電極11を形成した(第2図〈
a〉)。この上部にゲート絶縁膜3を形成し、その上に
活性層である多結晶シリコン層4を成膜し、アイラント
ノ(ターン形成を行う(第2図(b))。さらにシリコ
ン酸化膜5を形成し、ソース・トレイン領域部をエツチ
ングし、この領域に不純物イオン12をドーピングを行
ないソース ドレイン領域を作製する(第2図(C))
。この後、金属層10を成膜し電極パターンを形成しデ
バイスを完成させる力ようにゲート電極の低抵抗多結晶
シリコシと電極金属層とて2層配線が可能なと利点か多
い。
〔発明か解決しようとする課題)
しかし、多結晶シリコンては得られる抵抗値かシート抵
抗にして約100Ω/′口と金属に比へてかなり高い。
抗にして約100Ω/′口と金属に比へてかなり高い。
このため集積度が低く多結晶シリコンの配線長が短い場
合は問題とならないが、集積度が高く多結晶シリコンの
配線長が長くなるにつれて配線抵抗が問題となり、多結
晶シリコンでは配線材料として十分ではないという問題
点を含んでいる。通常の金属層では高温プロセスに耐え
られないためゲート電極として使用できない。新たに金
属配線層をもうけるためには工程の増加をともない、簡
単なプロセスで作製できるというスタガ型構造の利点を
半減させてしまうという大きな欠点を持っていた。
合は問題とならないが、集積度が高く多結晶シリコンの
配線長が長くなるにつれて配線抵抗が問題となり、多結
晶シリコンでは配線材料として十分ではないという問題
点を含んでいる。通常の金属層では高温プロセスに耐え
られないためゲート電極として使用できない。新たに金
属配線層をもうけるためには工程の増加をともない、簡
単なプロセスで作製できるというスタガ型構造の利点を
半減させてしまうという大きな欠点を持っていた。
この発明は、絶縁性基板上に設けられたケート電極層と
、ケート電極層をおおうように形成されるゲート絶縁膜
層と、その上部に形成された薄膜半導体活性層と、電極
金属層より構成されるスタガ型薄膜トランジスタにおい
て、ゲート電極として高融点金属シリサイドを用いるこ
とを特徴とする。
、ケート電極層をおおうように形成されるゲート絶縁膜
層と、その上部に形成された薄膜半導体活性層と、電極
金属層より構成されるスタガ型薄膜トランジスタにおい
て、ゲート電極として高融点金属シリサイドを用いるこ
とを特徴とする。
また、本発明によれば、絶縁性基板上に高融点金属シリ
サイド膜を成膜しこれをゲート電極構造にパターン化す
る工程と、このゲート電極層上にゲート絶縁膜、ノンド
ープ多結晶シリコンを成膜し、多結晶シリコンをアイラ
ンド化する工程と、この上部にシリコン酸化膜を成膜し
背面露光法によりゲート電極に自己整合的にシリコン酸
化膜をパターン化する工程と、この上部に不純物を含有
する第2のシリサイド層を形成し熱処理を行うことによ
って、第2シリサイド層を拡散源として多結晶シリコン
活性層上にドープ多結晶シリコン層を形成する工程と、
メタル層を形成し、メタル層及び前記シリサイド層を電
極パターン化する工程とを有する薄膜トランジスタの製
造方法が得られる。
サイド膜を成膜しこれをゲート電極構造にパターン化す
る工程と、このゲート電極層上にゲート絶縁膜、ノンド
ープ多結晶シリコンを成膜し、多結晶シリコンをアイラ
ンド化する工程と、この上部にシリコン酸化膜を成膜し
背面露光法によりゲート電極に自己整合的にシリコン酸
化膜をパターン化する工程と、この上部に不純物を含有
する第2のシリサイド層を形成し熱処理を行うことによ
って、第2シリサイド層を拡散源として多結晶シリコン
活性層上にドープ多結晶シリコン層を形成する工程と、
メタル層を形成し、メタル層及び前記シリサイド層を電
極パターン化する工程とを有する薄膜トランジスタの製
造方法が得られる。
3作用〕
高融点金属シリサイドは最近VLS I技術において配
線材料として注目を集めている。多結晶シリコンに比べ
低抵抗材料であり、しかも金属と異なり高温度で安定で
あるためCVD等のプロセスに耐えられる。このシリサ
イドをスタガ型多結晶シリコン薄膜トランジスタの下部
電極、すなわちゲート電極に使用すれば、低抵抗かつ高
温て安定であり有効である。多結晶シリコンに比べ1桁
程度抵抗率が低いため、配線電極材料としても適してい
る。今までの多結晶シリコンでは抵抗率がせいぜい10
0Ω/口程度と高いため集積度か高いため集積度が高く
なると問題が起こっていたか、シリサイドを用いた場合
、抵抗は1桁以り低くなるための集積度の高いデバイス
へも適用可能となる。またエツチングもフロン系ドライ
エツチングで高精度のパターン化が可能である。
線材料として注目を集めている。多結晶シリコンに比べ
低抵抗材料であり、しかも金属と異なり高温度で安定で
あるためCVD等のプロセスに耐えられる。このシリサ
イドをスタガ型多結晶シリコン薄膜トランジスタの下部
電極、すなわちゲート電極に使用すれば、低抵抗かつ高
温て安定であり有効である。多結晶シリコンに比べ1桁
程度抵抗率が低いため、配線電極材料としても適してい
る。今までの多結晶シリコンでは抵抗率がせいぜい10
0Ω/口程度と高いため集積度か高いため集積度が高く
なると問題が起こっていたか、シリサイドを用いた場合
、抵抗は1桁以り低くなるための集積度の高いデバイス
へも適用可能となる。またエツチングもフロン系ドライ
エツチングで高精度のパターン化が可能である。
また最近ではこのシリサイドを拡散源に用いる試みも報
告されている。内部にリン等の不純物を含むシリサイド
をつくりこれを拡散源としてド−ピングを行う方法であ
る。この不純物はシリサイド中でシリコンのサイトには
入らないためシリサイドの電気特性には影響を与えない
、しかし高温になるとこの不純物は外方拡散しやすいた
め、ノンドープシリコン上にシリサイドを成膜しこれを
高温にさらすと自動的にドープト多結晶シリコン膜が形
成できる。これをデバイスプロセスに適応すると、簡単
な工程でスタガ型多結晶シリコンが作成できる。すなわ
ちシリコン島状領域のチャネル形成部のみシリコン酸化
膜で覆い、この上部に不純物を含有するシリサイドを形
成し熱処理を行なうことによって、自動的にソース・ド
レイン領域のみドープトシリコンが形成される。この方
法により良好なオーミック接合が得られ、イオン注入な
どのドーピングプロセスが省略できる。
告されている。内部にリン等の不純物を含むシリサイド
をつくりこれを拡散源としてド−ピングを行う方法であ
る。この不純物はシリサイド中でシリコンのサイトには
入らないためシリサイドの電気特性には影響を与えない
、しかし高温になるとこの不純物は外方拡散しやすいた
め、ノンドープシリコン上にシリサイドを成膜しこれを
高温にさらすと自動的にドープト多結晶シリコン膜が形
成できる。これをデバイスプロセスに適応すると、簡単
な工程でスタガ型多結晶シリコンが作成できる。すなわ
ちシリコン島状領域のチャネル形成部のみシリコン酸化
膜で覆い、この上部に不純物を含有するシリサイドを形
成し熱処理を行なうことによって、自動的にソース・ド
レイン領域のみドープトシリコンが形成される。この方
法により良好なオーミック接合が得られ、イオン注入な
どのドーピングプロセスが省略できる。
以下図面により本発明の詳細な説明する。第1図(a)
〜(e)は本発明の一実施例の製造工程図である。本発
明ではゲート電極としてシリサイドを用いた。シリサイ
ドの抵抗はシリサイドの抵抗はシート抵抗で10Ω7、
二以下と低いため、配線に十分使用可能である。このた
め第1図に示すようにソース トレイン電極とシリサイ
ドケート電極とで配線か可能である。第2図に示すよう
な従来行っていた2層配線が不l・要となり工程の大幅
な短縮化が可能となった。このシリサイド層としてはM
o5iX、TaSix、Ti5ixWSiX等が適して
いた。第1図(a)に示すように、ガラス基板1上に高
融点金属シリサイド層を形成しパターン化してシリサイ
ドゲート電極2を形成した。スパッタもしくはCVD法
で成膜した。次にシリコン酸化膜のゲート絶縁膜3、活
性層である多結晶シリコン膜4を成膜しアイランド化し
た(第1図(b))。さらに多結晶シリコン層4上にシ
リコン酸化膜を成膜し、これを背面露光法によりゲート
電極2に自己整合的にパターン化したく第1図(C))
。この後不純物を含む第2シリサイド層9を成膜し成膜
中及びそれにつづく600°Cの熱処理でシリサイド層
9中に含まれる不純物が外方拡散しこのソース ドレイ
ン領域のみドープト多結晶シリコンR8か形成された。
〜(e)は本発明の一実施例の製造工程図である。本発
明ではゲート電極としてシリサイドを用いた。シリサイ
ドの抵抗はシリサイドの抵抗はシート抵抗で10Ω7、
二以下と低いため、配線に十分使用可能である。このた
め第1図に示すようにソース トレイン電極とシリサイ
ドケート電極とで配線か可能である。第2図に示すよう
な従来行っていた2層配線が不l・要となり工程の大幅
な短縮化が可能となった。このシリサイド層としてはM
o5iX、TaSix、Ti5ixWSiX等が適して
いた。第1図(a)に示すように、ガラス基板1上に高
融点金属シリサイド層を形成しパターン化してシリサイ
ドゲート電極2を形成した。スパッタもしくはCVD法
で成膜した。次にシリコン酸化膜のゲート絶縁膜3、活
性層である多結晶シリコン膜4を成膜しアイランド化し
た(第1図(b))。さらに多結晶シリコン層4上にシ
リコン酸化膜を成膜し、これを背面露光法によりゲート
電極2に自己整合的にパターン化したく第1図(C))
。この後不純物を含む第2シリサイド層9を成膜し成膜
中及びそれにつづく600°Cの熱処理でシリサイド層
9中に含まれる不純物が外方拡散しこのソース ドレイ
ン領域のみドープト多結晶シリコンR8か形成された。
(第1図(d))。その上に金属層10を形成し電極パ
ターンを形成した。
ターンを形成した。
この方法により簡単な工程てトランジスタか作成でき、
良好な特性を得ることかて゛きた。この結果、従来は第
2図に示すようにドープトシリコン層を形成する等、イ
オン注入等のドーピングプロセスを必要としていたが、
本発明により製造工程ではドーピングプロセスを必要と
せず簡単なプロセスでトランジスタが製造できるように
なった。
良好な特性を得ることかて゛きた。この結果、従来は第
2図に示すようにドープトシリコン層を形成する等、イ
オン注入等のドーピングプロセスを必要としていたが、
本発明により製造工程ではドーピングプロセスを必要と
せず簡単なプロセスでトランジスタが製造できるように
なった。
以上詳述したように、本発明による薄膜トランジスタの
構造、及び製造方法により多結晶シリコン薄膜トランジ
スタ及びこれを機能デバイスが簡単な工程で再現性よく
製作できた。
構造、及び製造方法により多結晶シリコン薄膜トランジ
スタ及びこれを機能デバイスが簡単な工程で再現性よく
製作できた。
る。
1・・ガラス基板、2・・シリサイドゲート電極、3・
・・ケート絶縁膜、4 ・多結晶シリコン層、5・・シ
リコン酸化膜、6・・・レジスタ、7・・・露光光線、
8・・ドープト多結晶シリコン層、9・・・第2シリサ
イド層、10・・・電極金属層、11・・・多結晶シリ
コンケート電極、12・・不純物イオン。
・・ケート絶縁膜、4 ・多結晶シリコン層、5・・シ
リコン酸化膜、6・・・レジスタ、7・・・露光光線、
8・・ドープト多結晶シリコン層、9・・・第2シリサ
イド層、10・・・電極金属層、11・・・多結晶シリ
コンケート電極、12・・不純物イオン。
Claims (1)
- 【特許請求の範囲】 1、絶縁性基板上に設けられたゲート電極層と、ゲート
電極層をおおうように形成されるゲート絶縁膜層と、そ
の上部に形成された薄膜半導体活性層と、電極メタル層
より構成されるスタガ型薄膜トランジスタにおいて、前
記ゲート電極、ソース・ドレイン電極のうち、少なくと
もゲート電極が高融点金属シリサイドで構成されている
ことを特徴とする薄膜トランジスタ。 2、絶縁性基板上に高融点金属シリサイド膜を成膜しこ
れをゲート電極構造にパターン化する工程と、前記ゲー
ト電極層上にゲート絶縁膜、ノンドープ多結晶シリコン
を成膜し、多結晶シリコンをアイランド化する工程と、
この上部にシリコン酸化膜を成膜し背面露光法により、
ゲート電極に自己整合的にシリコン酸化膜をパターン化
する工程と、この上部に不純物を含有する第2のシリサ
イドを形成し熱処理を行うことによって、該第2シリサ
イド層を拡散源として多結晶シリコン活性層上にドープ
多結晶シリコン層を形成する工程と、メタル層を形成し
、メタル層及び前記第2シリサイド層を電極パターン化
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10381590A JPH043469A (ja) | 1990-04-19 | 1990-04-19 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10381590A JPH043469A (ja) | 1990-04-19 | 1990-04-19 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH043469A true JPH043469A (ja) | 1992-01-08 |
Family
ID=14363906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10381590A Pending JPH043469A (ja) | 1990-04-19 | 1990-04-19 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH043469A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5514471A (en) * | 1993-02-23 | 1996-05-07 | Toray Industries, Inc. | High-strength polyamide fiber |
US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
US5610082A (en) * | 1992-12-29 | 1997-03-11 | Lg Electronics Inc. | Method for fabricating thin film transistor using back light exposure |
US5721163A (en) * | 1996-06-10 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of manufacture of thin film transistor SRAM device with a titanium nitride or silicide gate |
US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
-
1990
- 1990-04-19 JP JP10381590A patent/JPH043469A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5610082A (en) * | 1992-12-29 | 1997-03-11 | Lg Electronics Inc. | Method for fabricating thin film transistor using back light exposure |
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US5670794A (en) * | 1994-10-07 | 1997-09-23 | Micron Technology, Inc. | Thin film transistors |
US5985702A (en) * | 1994-10-07 | 1999-11-16 | Micron Technology, Inc, | Methods of forming conductive polysilicon lines and bottom gated thin film transistors, and conductive polysilicon lines and thin film transistors |
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US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
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