JPH03175676A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03175676A JPH03175676A JP31580589A JP31580589A JPH03175676A JP H03175676 A JPH03175676 A JP H03175676A JP 31580589 A JP31580589 A JP 31580589A JP 31580589 A JP31580589 A JP 31580589A JP H03175676 A JPH03175676 A JP H03175676A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 28
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＭＯＳメモリのように
、あるＭＯＳトランジスタのドレイン領域などの不純物
拡散層と他のＭＯＳ）ランジスタのゲート電極などのゲ
ート電極と同一層次の電極配線を接続するコンタクト部
の構造に関する。
、あるＭＯＳトランジスタのドレイン領域などの不純物
拡散層と他のＭＯＳ）ランジスタのゲート電極などのゲ
ート電極と同一層次の電極配線を接続するコンタクト部
の構造に関する。
従来、この種の半導体装置の構造をその製造工程に沿っ
て説明する。まず第３図（ａ）に示す様に、Ｐ型Ｓｉ基
板１の一生表面に選択的に形成されたフィールド酸化膜
２で区画された素子形成領域上のゲート酸化膜３の一部
にコンタクト孔４を形成し、次に第３図（ｂ）に示すよ
うに、ゲート電極となるリンをドープした多結晶シリコ
ン５１漠を形成する。その時コンタクト部のＰ型Ｓｉ基
板にＮ＋型不純物拡散層６が形成される。次に第３図（
ｃ）に示すように、多結晶シリコン１摸５をパターニン
グしたのち、Ａｓのイオン注入によりＮ１型不純物拡散
層７を形成する。
て説明する。まず第３図（ａ）に示す様に、Ｐ型Ｓｉ基
板１の一生表面に選択的に形成されたフィールド酸化膜
２で区画された素子形成領域上のゲート酸化膜３の一部
にコンタクト孔４を形成し、次に第３図（ｂ）に示すよ
うに、ゲート電極となるリンをドープした多結晶シリコ
ン５１漠を形成する。その時コンタクト部のＰ型Ｓｉ基
板にＮ＋型不純物拡散層６が形成される。次に第３図（
ｃ）に示すように、多結晶シリコン１摸５をパターニン
グしたのち、Ａｓのイオン注入によりＮ１型不純物拡散
層７を形成する。
上述した従来の半導体装置は、ゲート電極と同一層次の
電極配線（多結晶シリコン膜）が直接不純物拡散層と接
触する構造であるため、多結晶シリコン膜を異方性エッ
チによりパターニングする時半導体基板表面がエツチン
グされる。これは多結晶シリコンと単結晶シリコンＳｉ
との選択比がとれない事、さらにすでにコンタクト部に
はＮ＋を不純１勿拡散層が形成されているため、その部
分のエツチング速度が速い為である。これによって不純
物拡散層上にダメージが残ったり、汚染されたりするの
で不純物拡散層での漏れ電流の原因となる。さらにコン
タクト部のエツチングが進むとコンタクト抵抗が、高く
なる。これは多結晶シリコン膜からリンが拡散して形成
されたＮ＋型不純物拡散層と、後でＡｓ＋を注入して形
成した不純物拡散層の接触部が少なくなる為である。
電極配線（多結晶シリコン膜）が直接不純物拡散層と接
触する構造であるため、多結晶シリコン膜を異方性エッ
チによりパターニングする時半導体基板表面がエツチン
グされる。これは多結晶シリコンと単結晶シリコンＳｉ
との選択比がとれない事、さらにすでにコンタクト部に
はＮ＋を不純１勿拡散層が形成されているため、その部
分のエツチング速度が速い為である。これによって不純
物拡散層上にダメージが残ったり、汚染されたりするの
で不純物拡散層での漏れ電流の原因となる。さらにコン
タクト部のエツチングが進むとコンタクト抵抗が、高く
なる。これは多結晶シリコン膜からリンが拡散して形成
されたＮ＋型不純物拡散層と、後でＡｓ＋を注入して形
成した不純物拡散層の接触部が少なくなる為である。
以上のように従来の半導体装置ではゲート電極と同一層
次の電極配線が直接半導体基板と接触している構造を有
しているので、電極配線パターニングのマージンとの兼
ね合いで不純物拡散層にエツチングによる段差部が生じ
、接合漏れ電流やコンタクト抵抗が大きくなり、特性不
良が生じ易いという欠点がある。
次の電極配線が直接半導体基板と接触している構造を有
しているので、電極配線パターニングのマージンとの兼
ね合いで不純物拡散層にエツチングによる段差部が生じ
、接合漏れ電流やコンタクト抵抗が大きくなり、特性不
良が生じ易いという欠点がある。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体基板の一生面に選択的に
形成されたフィールド絶縁膜で区画された素子形成領域
表面のゲート絶縁股上に設けられたゲート電極、及び前
記フィールド絶縁膜上に設けられ前記ゲート電極と同一
層次の導電膜からなり前記素子形成領域に選択的に設け
られた不純物拡散層に接続された電極配線を備えた半導
体装置において、前記不純物拡散層と前記導電膜を接続
するコンタクト用導電膜を有するというものである。
形成されたフィールド絶縁膜で区画された素子形成領域
表面のゲート絶縁股上に設けられたゲート電極、及び前
記フィールド絶縁膜上に設けられ前記ゲート電極と同一
層次の導電膜からなり前記素子形成領域に選択的に設け
られた不純物拡散層に接続された電極配線を備えた半導
体装置において、前記不純物拡散層と前記導電膜を接続
するコンタクト用導電膜を有するというものである。
本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例をその製造工
程に沿って説明するための工程順に示す半導体チップの
断面図である。
程に沿って説明するための工程順に示す半導体チップの
断面図である。
まず、第１図（ａ）に示すように、Ｐ型Ｓｉ基板１１の
一生表面を選択的に熱酸化してフィールド酸化膜１８を
形成して素子形成領域を区画する。次いでゲート酸化膜
３を形成したのちリンをドーピングした多結晶シリコン
膜を被着しパターニングしてゲート電極５ａ、５ｂを形
成する０次にゲート電％ ５ 、ａ 、フィールド酸化
膜２をマスクにしてイオン注入を行ないＮ＋型不純物拡
散層７を形成する９次にＣＶＤ法で酸化シリコン膜と被
着したのち異方性エツチングによりサイドウオール９を
形成する。次に熱酸化により酸化シリコンｐＡ８を形成
する。次に、第１図（ｂ）に示すように、ホトレジスト
１１０をマスクにして酸化シリコン膜をバッフアートフ
ッ酸でエツチングし、図の右側のＮ４型不純物拡散層の
一部及びゲート電ｉ５ｂ右端部を露出させコンタクト孔
１１を開孔する。次に、リンをドーピングした多結晶シ
リコン膜をＣＶＤ法で厚さ２０Ｏｎｍ形戒し、コンタク
ト孔とその周辺部を除いて除去してコンタクＩ・用樽電
膜１２を形成する。
一生表面を選択的に熱酸化してフィールド酸化膜１８を
形成して素子形成領域を区画する。次いでゲート酸化膜
３を形成したのちリンをドーピングした多結晶シリコン
膜を被着しパターニングしてゲート電極５ａ、５ｂを形
成する０次にゲート電％ ５ 、ａ 、フィールド酸化
膜２をマスクにしてイオン注入を行ないＮ＋型不純物拡
散層７を形成する９次にＣＶＤ法で酸化シリコン膜と被
着したのち異方性エツチングによりサイドウオール９を
形成する。次に熱酸化により酸化シリコンｐＡ８を形成
する。次に、第１図（ｂ）に示すように、ホトレジスト
１１０をマスクにして酸化シリコン膜をバッフアートフ
ッ酸でエツチングし、図の右側のＮ４型不純物拡散層の
一部及びゲート電ｉ５ｂ右端部を露出させコンタクト孔
１１を開孔する。次に、リンをドーピングした多結晶シ
リコン膜をＣＶＤ法で厚さ２０Ｏｎｍ形戒し、コンタク
ト孔とその周辺部を除いて除去してコンタクＩ・用樽電
膜１２を形成する。
ゲート電ｆｉ５ｂは図示しないＭＯＳトランジスタのゲ
ート電極から延在する電極配線であって、ゲート電極５
ａと同一層次の導電膜である多結晶シリコン膜から構成
されている。ゲート電ｉ５ｂ自体はフィールド酸化膜上
に端部を有しＮ＋型不純物拡散層にまで達していない。
ート電極から延在する電極配線であって、ゲート電極５
ａと同一層次の導電膜である多結晶シリコン膜から構成
されている。ゲート電ｉ５ｂ自体はフィールド酸化膜上
に端部を有しＮ＋型不純物拡散層にまで達していない。
Ｎ＋型不純物拡散層とゲート電極５ｂとの接続は、ゲー
ト電極を構成する多結晶シリコン膜とはλ層次の多結晶
シリコン膜からなるコンタクト用導電膜１２により接続
されている。つまり埋め込みコンタク１〜をなすコンタ
クト用導電膜１２により接続されているのである。従っ
て、従来例で問題となった不純物拡散層のエツチングに
起因する接合漏れ電流やコンタクト抵抗の増大は回避で
きる。
ト電極を構成する多結晶シリコン膜とはλ層次の多結晶
シリコン膜からなるコンタクト用導電膜１２により接続
されている。つまり埋め込みコンタク１〜をなすコンタ
クト用導電膜１２により接続されているのである。従っ
て、従来例で問題となった不純物拡散層のエツチングに
起因する接合漏れ電流やコンタクト抵抗の増大は回避で
きる。
又、製造方法の観点からいうと、酸化シリコン股上にゲ
ート電ｉ４ａと、同一層次の電極配線（ゲート電極４ｂ
）形成後に、Ｎ１型拡散層７、ゲート電極４ａ、４ｂ上
の酸化シリコン膜にコンタクト孔をあけるので、コンタ
クト孔形成のエツチングをＳｉに対して選択比を大きく
とれる。その後異層衣の多結晶シリコン膜を被着してコ
ンタクト用導電膜を形成する。従ってＮ４型拡散層のダ
メージや段差に基づく問題は生じない。
ート電ｉ４ａと、同一層次の電極配線（ゲート電極４ｂ
）形成後に、Ｎ１型拡散層７、ゲート電極４ａ、４ｂ上
の酸化シリコン膜にコンタクト孔をあけるので、コンタ
クト孔形成のエツチングをＳｉに対して選択比を大きく
とれる。その後異層衣の多結晶シリコン膜を被着してコ
ンタクト用導電膜を形成する。従ってＮ４型拡散層のダ
メージや段差に基づく問題は生じない。
第２図＜ａ）〜（ｃ）は一実施例の変形をその製造方法
に沿って説明するための工程順に示す半導体チップの断
面図である。
に沿って説明するための工程順に示す半導体チップの断
面図である。
一実施例と同じく、Ｐ型Ｓｉ基板１上にゲート酸化膜３
、ゲート電極５ａ、５ｂおよびＮ＋型不純物拡散層７を
通常の方法で形成するく第２図（ａ）〉。次にＣＶＤ法
により酸化シリコン膜８°を厚さ３００ ｎｍ成長する
。ホトレジストとＣＦ４系のドライエッチを用いてコン
タクト孔１〕°を開孔する（第２図（ｂ））。次にＷＳ
ｉ膜を厚さ２００ ｎｍスパッタ法で成長し、イオン注
入によりリンをＩ Ｘ １６１６ｃｍ−２ドープし、バ
ターニングを行ないコンタクト用導電膜１２°を形成す
る（第２図（Ｃ）〉。
、ゲート電極５ａ、５ｂおよびＮ＋型不純物拡散層７を
通常の方法で形成するく第２図（ａ）〉。次にＣＶＤ法
により酸化シリコン膜８°を厚さ３００ ｎｍ成長する
。ホトレジストとＣＦ４系のドライエッチを用いてコン
タクト孔１〕°を開孔する（第２図（ｂ））。次にＷＳ
ｉ膜を厚さ２００ ｎｍスパッタ法で成長し、イオン注
入によりリンをＩ Ｘ １６１６ｃｍ−２ドープし、バ
ターニングを行ないコンタクト用導電膜１２°を形成す
る（第２図（Ｃ）〉。
このように、ゲート電極５ａ、５ｂを覆う絶縁膜は熱酸
化膜に限らないし、コンタクト用導電膜の材質もシリコ
ンやタングステンシリサイドのように高融点の導電体で
あればよいのである。
化膜に限らないし、コンタクト用導電膜の材質もシリコ
ンやタングステンシリサイドのように高融点の導電体で
あればよいのである。
以上説明したように本発明では、ゲート電極と同−層成
の電極配線と不純物拡散層が埋め込みコンタクトで接続
されているので不純物拡散層の接合漏れ電流あるいはコ
ンタクト抵抗の増大という欠点は回避できる効果がある
。
の電極配線と不純物拡散層が埋め込みコンタクトで接続
されているので不純物拡散層の接合漏れ電流あるいはコ
ンタクト抵抗の増大という欠点は回避できる効果がある
。
第１図（ａ〉〜くＣ〉、第２図（ａ〉〜（Ｃ〉及び第３
図（ａ）〜（ｃ）はそれぞれ本発明の一実施例、一実施
例の変形及び従来例をその製造方法に沿って説明するた
めの工程順に配置した半導体チップの断面図である。 １・・・Ｐ型Ｓｉ基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・コンタクト孔、５・・・
多結晶シリコン膜、５ａ、５ｂ・・・ゲート電極、６．
７・・・Ｎ＋型不純物拡散層、８，８゛・・・酸化シリ
コン膜、９・・・サイドウオール、１０・・・ホトレジ
スト膜、１１，１１°・・・コンタクト孔、１２．１２
’・・・コンタクト用導電膜。
図（ａ）〜（ｃ）はそれぞれ本発明の一実施例、一実施
例の変形及び従来例をその製造方法に沿って説明するた
めの工程順に配置した半導体チップの断面図である。 １・・・Ｐ型Ｓｉ基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・コンタクト孔、５・・・
多結晶シリコン膜、５ａ、５ｂ・・・ゲート電極、６．
７・・・Ｎ＋型不純物拡散層、８，８゛・・・酸化シリ
コン膜、９・・・サイドウオール、１０・・・ホトレジ
スト膜、１１，１１°・・・コンタクト孔、１２．１２
’・・・コンタクト用導電膜。
Claims (1)
- 半導体基板の一主面に選択的に形成されたフィールド
絶縁膜で区画された素子形成領域表面のゲート絶縁膜上
に設けられたゲート電極、及び前記フィールド絶縁膜上
に設けられ前記ゲート電極と同一層次の導電膜からなり
前記素子形成領域に選択的に設けられた不純物拡散層に
接続された電極配線を備えた半導体装置において、前記
不純物拡散層と前記導電膜を接続するコンタクト用導電
膜を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31580589A JPH03175676A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31580589A JPH03175676A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175676A true JPH03175676A (ja) | 1991-07-30 |
Family
ID=18069768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31580589A Pending JPH03175676A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03175676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
| US6329720B1 (en) * | 1998-12-16 | 2001-12-11 | Lsi Logic Corporation | Tungsten local interconnect for silicon integrated circuit structures, and method of making same |
-
1989
- 1989-12-04 JP JP31580589A patent/JPH03175676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
| US6329720B1 (en) * | 1998-12-16 | 2001-12-11 | Lsi Logic Corporation | Tungsten local interconnect for silicon integrated circuit structures, and method of making same |
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