JPS61216480A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPS61216480A JPS61216480A JP60057717A JP5771785A JPS61216480A JP S61216480 A JPS61216480 A JP S61216480A JP 60057717 A JP60057717 A JP 60057717A JP 5771785 A JP5771785 A JP 5771785A JP S61216480 A JPS61216480 A JP S61216480A
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- silicon layer
- layer
- crystal silicon
- single crystal
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、不揮発性半導体記憶装置の製連部 □゛
法に関し、特に浮遊ゲートを有するＥＦＲＯＭ 。
法に関し、特に浮遊ゲートを有するＥＦＲＯＭ 。
Ｅ２ＦＲＯＭ等の不揮発性半導体記憶装置の製造方法１
８、。、６゜４，２．。ＺＷＩＩＡ ） ’に係
る。
８、。、６゜４，２．。ＺＷＩＩＡ ） ’に係
る。
従来、浮遊ゲートｔ−有するｌＰＲＯＭのメモリセルは
第４図（、）〜（Ｃ）に示す方法により製造されている
。
第４図（、）〜（Ｃ）に示す方法により製造されている
。
まず、例えばｐ型シリコン基板１０表面に素子分離領域
としてのフィールド酸化膜２を形成し、このフィールド
酸化膜２で分離された基板１の島領域３表面に第１のゲ
ート酸化膜４ｔ−形成した後、全面に第１の多結晶シリ
コン層５ｔ−形成する（第４図（、）図示）。つづいて
、この多結晶シリコン層５をパターニングして浮遊ゲー
ト６ｔ−形成した後、これを熱酸化処理して薄い第２の
ゲート酸化膜７を形成する（同図（ｂ）図示）。
としてのフィールド酸化膜２を形成し、このフィールド
酸化膜２で分離された基板１の島領域３表面に第１のゲ
ート酸化膜４ｔ−形成した後、全面に第１の多結晶シリ
コン層５ｔ−形成する（第４図（、）図示）。つづいて
、この多結晶シリコン層５をパターニングして浮遊ゲー
ト６ｔ−形成した後、これを熱酸化処理して薄い第２の
ゲート酸化膜７を形成する（同図（ｂ）図示）。
次いで、全面に第２の多結晶シリコン層を堆積（、、、
）４ｐ−ニングして制御ゲート８を形成する（同図（、
）図示）。以下、図示しないが、制御ゲート８をマスク
としてｎ＝Ｗ不純物を基板ｌにイオン注入し、活性化し
てｎ＋型のソース、ドレイン領域を形成した後、ｃｖｏ
−ｓｉｏ２膜の堆積、コンタクトホ゛−ルの開孔、Ｕ配
線の形成を行なうことによｐ ＥＰＲＯＭのメモリセル
を製造する。
）４ｐ−ニングして制御ゲート８を形成する（同図（、
）図示）。以下、図示しないが、制御ゲート８をマスク
としてｎ＝Ｗ不純物を基板ｌにイオン注入し、活性化し
てｎ＋型のソース、ドレイン領域を形成した後、ｃｖｏ
−ｓｉｏ２膜の堆積、コンタクトホ゛−ルの開孔、Ｕ配
線の形成を行なうことによｐ ＥＰＲＯＭのメモリセル
を製造する。
しかしながら、前述した方法によれば全面に第１の多結
晶シリコン層５を形成した後、これをパターニングする
ことによシ浮遊ゲート６ｆｔ形成するため、浮遊ゲート
６間に凹部９が発生する。その結果、この浮遊ゲート６
′ｔ−熱酸化して第２のゲート酸化膜７を形成する際、
前記凹部９のコーナ部（点線部分）１０に充分な厚さの
ゲート酸化膜７が形成されない場合があるのと同時に、
コーナ部１０に電界集中が生じ、第２のゲート酸化膜７
の耐圧が低下する。また、第２の多結晶シリコン層の・
母ターニング時には、通常、ＲＩＢが用いられているが
、前記凹部９による段差が存在するため、オーバーエ、
テングが必要で制御ゲート８の加工性が低下する。
晶シリコン層５を形成した後、これをパターニングする
ことによシ浮遊ゲート６ｆｔ形成するため、浮遊ゲート
６間に凹部９が発生する。その結果、この浮遊ゲート６
′ｔ−熱酸化して第２のゲート酸化膜７を形成する際、
前記凹部９のコーナ部（点線部分）１０に充分な厚さの
ゲート酸化膜７が形成されない場合があるのと同時に、
コーナ部１０に電界集中が生じ、第２のゲート酸化膜７
の耐圧が低下する。また、第２の多結晶シリコン層の・
母ターニング時には、通常、ＲＩＢが用いられているが
、前記凹部９による段差が存在するため、オーバーエ、
テングが必要で制御ゲート８の加工性が低下する。
一方、前述した方法では制御ゲート８を多結晶シリコン
により形成したが、最近、素子の高速動作化を図るため
に多結晶シリコン層の代シに高融点金属層又は高融点金
属シリサイド層が用いられている。しかしながら、高融
点金属層を用いた場合、熱処理時に前述した浮遊ゲート
間の凹部の段差において断切れを生じるという欠点を有
する。
により形成したが、最近、素子の高速動作化を図るため
に多結晶シリコン層の代シに高融点金属層又は高融点金
属シリサイド層が用いられている。しかしながら、高融
点金属層を用いた場合、熱処理時に前述した浮遊ゲート
間の凹部の段差において断切れを生じるという欠点を有
する。
本発明は、浮遊ゲートと制御ゲート間の耐圧を向上する
と共に、制御ゲートを平坦化して断切れを防止し得る不
揮発性半導体記憶装置の製造方法を提供しようとするも
のである。
と共に、制御ゲートを平坦化して断切れを防止し得る不
揮発性半導体記憶装置の製造方法を提供しようとするも
のである。
本発明は、半導体基板上に第１の絶縁膜を介して第１の
非単結晶シリコン層を堆積する工程と、この非単結晶シ
リコン層上に第２の絶縁膜を形成した後、この第２の絶
縁膜上に第２０非単結晶シリコン層を堆積する工程と、
これら第２の非単結晶シリコン層、第２の絶縁膜及び・
第１の非単結晶シリコン層を選択的にエツチングして第
１の非単結晶シリコン層を形成すべき浮遊ゲートの一方
向の長さとするため溝部を開口する工程と、この溝部内
を絶縁物で埋込む工程と、全面に導電材料層を形成した
後、この導電材料層から前記絶縁物を含む前記第１の絶
縁膜に亘って１＠次・母ターニングすることによプ第１
の非単結晶シリコンからなる浮遊ゲートと第２の非単結
晶シリコン及び導電材料からなる制御ゲートとを形成す
る工程とを具備したことｔ−特徴とするものである。
非単結晶シリコン層を堆積する工程と、この非単結晶シ
リコン層上に第２の絶縁膜を形成した後、この第２の絶
縁膜上に第２０非単結晶シリコン層を堆積する工程と、
これら第２の非単結晶シリコン層、第２の絶縁膜及び・
第１の非単結晶シリコン層を選択的にエツチングして第
１の非単結晶シリコン層を形成すべき浮遊ゲートの一方
向の長さとするため溝部を開口する工程と、この溝部内
を絶縁物で埋込む工程と、全面に導電材料層を形成した
後、この導電材料層から前記絶縁物を含む前記第１の絶
縁膜に亘って１＠次・母ターニングすることによプ第１
の非単結晶シリコンからなる浮遊ゲートと第２の非単結
晶シリコン及び導電材料からなる制御ゲートとを形成す
る工程とを具備したことｔ−特徴とするものである。
以下、本発明をＥＦＲＯＭのメモリセルの製造に適用し
た例について第１図（ＩＬ）〜（ｆ）及び第２図。
た例について第１図（ＩＬ）〜（ｆ）及び第２図。
第３図を参照して説明する。
まず、ｐ型シリコン基板２１の表面にフィールド酸化膜
２２を形成した後、このフィールド酸化膜２２で分離さ
れた基板２ノの島領域２３に例えば熱酸化法により第１
の酸化ＷＸ２４を形成した。つづいて、全面に例えば厚
さ２０００Ｘの第１の多結晶シリコン層２５を堆積した
後、リン等の不純物のイオン注入又はｐｏｃｔ、による
熱拡散により多結晶シリコン層２５に不純物をドーピン
グした（第１図（、）図示）。
２２を形成した後、このフィールド酸化膜２２で分離さ
れた基板２ノの島領域２３に例えば熱酸化法により第１
の酸化ＷＸ２４を形成した。つづいて、全面に例えば厚
さ２０００Ｘの第１の多結晶シリコン層２５を堆積した
後、リン等の不純物のイオン注入又はｐｏｃｔ、による
熱拡散により多結晶シリコン層２５に不純物をドーピン
グした（第１図（、）図示）。
次いで、９００〜１０００℃の希釈酸化雰囲気中で熱酸
化処理を施して第１の多結晶シリコン層２５表面に例え
ば厚さ２００ｘの第２の酸化膜２６を形成した。なお、
この酸化膜２６の代９にｃｖｏ−ｓｔｏ□膜を用いても
よい。つづいて、全面に例えば厚さ１００ＯＸの第２の
多結晶シリコン層２７を堆積した（同図（ｂ）図示〕。
化処理を施して第１の多結晶シリコン層２５表面に例え
ば厚さ２００ｘの第２の酸化膜２６を形成した。なお、
この酸化膜２６の代９にｃｖｏ−ｓｔｏ□膜を用いても
よい。つづいて、全面に例えば厚さ１００ＯＸの第２の
多結晶シリコン層２７を堆積した（同図（ｂ）図示〕。
次いで、前記第２の多結晶シリコ７Ｎ２７゜第２の酸化
膜２６及び第１の多結晶シリコン層２５ｔ−図示しない
レジスト／母ターンをマスクとしてＲＩＢにより順次エ
ツチング除去して溝部２８１．２８ｇを形成した（同図
（Ｃ）及び第２図図示ン。第２図は第１図（Ｃ）の平面
図である。この溝部２８．．２８２により第１の多結晶
シリコン層２５の一部を形成すべき浮遊ゲートの長さに
分離した。つづいて、全面に前記溝部２８１゜２８２の
幅のＡ程度の厚さをもつｃｖｏ−ｓｔｏ２膜２９全２９
した（同図（ｄ）図示）。コＯＣＶＤ−８ｉＯ２膜２９
の堆積に先立って、熱酸化して溝部２８１゜２８２内面
に露出した多結晶シリコン層に酸化膜を形成してもよい
。ひきつづき、９００″ＣＮ２雰囲気中で７ニーリング
した後、 ＲＩＥによシｃｖｏ−ｓ ｉ ｏ□膜２９を
エッチバックすると共に、第２の多結晶シリコン層２７
上の薄い酸化膜を除去して溝部２８１．２Ｂ、内に５ｉ
ｎ２３０１ 、３０゜を埋込んで表面を平坦化した（同
図（、）図示）。
膜２６及び第１の多結晶シリコン層２５ｔ−図示しない
レジスト／母ターンをマスクとしてＲＩＢにより順次エ
ツチング除去して溝部２８１．２８ｇを形成した（同図
（Ｃ）及び第２図図示ン。第２図は第１図（Ｃ）の平面
図である。この溝部２８．．２８２により第１の多結晶
シリコン層２５の一部を形成すべき浮遊ゲートの長さに
分離した。つづいて、全面に前記溝部２８１゜２８２の
幅のＡ程度の厚さをもつｃｖｏ−ｓｔｏ２膜２９全２９
した（同図（ｄ）図示）。コＯＣＶＤ−８ｉＯ２膜２９
の堆積に先立って、熱酸化して溝部２８１゜２８２内面
に露出した多結晶シリコン層に酸化膜を形成してもよい
。ひきつづき、９００″ＣＮ２雰囲気中で７ニーリング
した後、 ＲＩＥによシｃｖｏ−ｓ ｉ ｏ□膜２９を
エッチバックすると共に、第２の多結晶シリコン層２７
上の薄い酸化膜を除去して溝部２８１．２Ｂ、内に５ｉ
ｎ２３０１ 、３０゜を埋込んで表面を平坦化した（同
図（、）図示）。
次いで、全面に例えば厚さ１００ＯＸの第３の多結晶シ
リコン層を堆積し、これに砒素等の不純物をイオン注入
した後、厚さ３０００Ｘのモリブデンシリサイド層を堆
積した。つづいて、モリブデンシリサイド層、第３の多
結晶シリコン層、第２の多結晶シリコン層２７、第２の
酸化膜２６、第１の多結晶シリコン層２５及び第１の酸
化膜２４を前記５ｉｎ２３０！ｅ ３０２を含んで；順
次Ａｔターニングした。これにより、基板２１表面側か
ら第１のゲート酸化膜３１．第１の多結晶シリコンから
なる浮遊ゲート３２、第２のゲート酸化膜３３、第２の
多結晶シリコン層２７と第３の多結晶シリコン層３４と
モリブデンシリサイド層３５の三層からなる制御ゲート
３６が夫々形成された。ひきつづき、制御ゲート３６を
マスクとしてｎ型不純物を基板２ノにイオン注入し、活
性化してｎ＋型のソース、ドレイン領域３７．３８を形
成した（同図（ｆ）及び第３図図示）。以下、図示しな
いが、全面にＣＶＤ−８ｉＯ□膜を堆積した後、ソーン
、ドレイン領域３７．３８に対応するＣＶＤ−８ｉＯ□
膜へのコンタクトホールの開口、 Ａｔ配線の形成を行
なってＥＦＲＯＭのメモリセルを製造した。
リコン層を堆積し、これに砒素等の不純物をイオン注入
した後、厚さ３０００Ｘのモリブデンシリサイド層を堆
積した。つづいて、モリブデンシリサイド層、第３の多
結晶シリコン層、第２の多結晶シリコン層２７、第２の
酸化膜２６、第１の多結晶シリコン層２５及び第１の酸
化膜２４を前記５ｉｎ２３０！ｅ ３０２を含んで；順
次Ａｔターニングした。これにより、基板２１表面側か
ら第１のゲート酸化膜３１．第１の多結晶シリコンから
なる浮遊ゲート３２、第２のゲート酸化膜３３、第２の
多結晶シリコン層２７と第３の多結晶シリコン層３４と
モリブデンシリサイド層３５の三層からなる制御ゲート
３６が夫々形成された。ひきつづき、制御ゲート３６を
マスクとしてｎ型不純物を基板２ノにイオン注入し、活
性化してｎ＋型のソース、ドレイン領域３７．３８を形
成した（同図（ｆ）及び第３図図示）。以下、図示しな
いが、全面にＣＶＤ−８ｉＯ□膜を堆積した後、ソーン
、ドレイン領域３７．３８に対応するＣＶＤ−８ｉＯ□
膜へのコンタクトホールの開口、 Ａｔ配線の形成を行
なってＥＦＲＯＭのメモリセルを製造した。
しかして、本発明方法によれば分離部分に５ｔ０２ （
例えば３０１ ）が埋込まれた浮遊ゲート３２を形成で
き、制御ゲート３６が重なる浮遊ゲート３２上の第２の
デート酸化膜３３に従来の第４図（ｃ）に示すような凹
部９によるコーナ部１０が発生しないため、膜厚の不均
一化や電界集中等による耐圧劣化、保持特性の劣化を防
止できる。その結果、高信頼性のＥＦＲＯＭを高歩留り
で得ることができる。
例えば３０１ ）が埋込まれた浮遊ゲート３２を形成で
き、制御ゲート３６が重なる浮遊ゲート３２上の第２の
デート酸化膜３３に従来の第４図（ｃ）に示すような凹
部９によるコーナ部１０が発生しないため、膜厚の不均
一化や電界集中等による耐圧劣化、保持特性の劣化を防
止できる。その結果、高信頼性のＥＦＲＯＭを高歩留り
で得ることができる。
また、第３の多結晶シリコン層とその上に堆積されるモ
リブデンシリサイド層を平坦化できるため、該モリブデ
ンシリサイド層の段切れのない制御ゲート６を形成でき
、ひいては高速動作が可能なＥＰＲＯＭ ｆｃ得ること
ができる。
リブデンシリサイド層を平坦化できるため、該モリブデ
ンシリサイド層の段切れのない制御ゲート６を形成でき
、ひいては高速動作が可能なＥＰＲＯＭ ｆｃ得ること
ができる。
なお、上記実施例では１ｌｊｓ２８１ ｍ ２１１ｇへ
の絶縁物の埋込み’１． ｃｖｏ−ｓｔｏ□膜の堆積、
エッチパックにより行なっていたが、熱酸化により溝部
内面に露出した第１．第２の多結晶シリコン層を酸化し
、該酸化膜の体積膨張を利用して埋込んでもよい。
の絶縁物の埋込み’１． ｃｖｏ−ｓｔｏ□膜の堆積、
エッチパックにより行なっていたが、熱酸化により溝部
内面に露出した第１．第２の多結晶シリコン層を酸化し
、該酸化膜の体積膨張を利用して埋込んでもよい。
上記実施例では、導電材料層を第３の多結晶シリコン層
とモリブデンシリサイト９層の二層構造としたが、これ
に限定されない。例えば多結晶シリコン層、モリブデン
等の高融点金属層又はモリブデンシリサイド、タングス
テンシリサイド等の高融点金属シリサイド層の単層で形
成してもよく、或いはこれらを組合せた二層以上の構成
としてもよい。
とモリブデンシリサイト９層の二層構造としたが、これ
に限定されない。例えば多結晶シリコン層、モリブデン
等の高融点金属層又はモリブデンシリサイド、タングス
テンシリサイド等の高融点金属シリサイド層の単層で形
成してもよく、或いはこれらを組合せた二層以上の構成
としてもよい。
上記実施例では、ＥＰＲＯＭのメモリセルの製造に適用
した例について説明したが、 Ｅ２ＦＲＯＭ等の製造に
も同様に適用できる。
した例について説明したが、 Ｅ２ＦＲＯＭ等の製造に
も同様に適用できる。
以上詳述した如く、本発明によれば浮遊ゲートと制御ゲ
ート間の耐圧を向上すると共に、制御ゲートを平坦化し
て断切れを防止し７’Ｃ高性能。
ート間の耐圧を向上すると共に、制御ゲートを平坦化し
て断切れを防止し７’Ｃ高性能。
高信頼性のＥＦＲＯＭ等の不揮発性半導体記憶装置を製
造し得る方法を提供できる。
造し得る方法を提供できる。
第１図（、）〜（ｆ）は本発明の実施例におけるＥＰＲ
ＯＭのメモリセルの製造工程を示す断面図、第２図は第
１図（ｃ）の平面図、第３図は第１図（ｆ）の平面図、
Ｍ４図（、）〜（Ｃ）は従来のＥＦＲＯＭのメモリセル
の製造工程を示す断面図である。 ２ノ・・・ｐ型シリコン基板、２２・・・フィールＰ酸
化膜、２３・・・島領域、２５・・・第１の多結晶シリ
コン層、２７・・・第２の多結晶シリコン層、２８１．
２８！・・・溝部、３０１．３０．・−５ｔｏ□、３ノ
・・・第１のゲート酸化膜、３２・・・浮遊ゲート、３
３・・・第２のゲート酸化膜、３４・・・第３の多結晶
シリコン層、３５・・・モリブデンシリサイド層、３６
・・・制御ゲート、ｓ’；ｒ・・・ｎ塁ソース領域、３
８・・・ｎＷＰレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第１１Ｉ ＠２図
ＯＭのメモリセルの製造工程を示す断面図、第２図は第
１図（ｃ）の平面図、第３図は第１図（ｆ）の平面図、
Ｍ４図（、）〜（Ｃ）は従来のＥＦＲＯＭのメモリセル
の製造工程を示す断面図である。 ２ノ・・・ｐ型シリコン基板、２２・・・フィールＰ酸
化膜、２３・・・島領域、２５・・・第１の多結晶シリ
コン層、２７・・・第２の多結晶シリコン層、２８１．
２８！・・・溝部、３０１．３０．・−５ｔｏ□、３ノ
・・・第１のゲート酸化膜、３２・・・浮遊ゲート、３
３・・・第２のゲート酸化膜、３４・・・第３の多結晶
シリコン層、３５・・・モリブデンシリサイド層、３６
・・・制御ゲート、ｓ’；ｒ・・・ｎ塁ソース領域、３
８・・・ｎＷＰレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第１１Ｉ ＠２図
Claims (1)
- 半導体基板上に第１の絶縁膜を介して第１の非単結晶シ
リコン層を堆積する工程と、この非単結晶シリコン層上
に第２の絶縁膜を形成した後、この第２の絶縁膜上に第
２の非単結晶シリコン層を堆積する工程と、これら第２
の非単結晶シリコン層、第２の絶縁膜及び第１の非単結
晶シリコン層を選択的にエッチングして第１の非単結晶
シリコン層を形成すべき浮遊ゲートの一方向の長さとす
るための溝部を開口する工程と、この溝部内を絶縁物で
埋込む工程と、全面に導電材料層を形成した後、この導
電材料層から前記絶縁物を含む前記第１の絶縁膜に亘っ
て順次パターニングすることにより第１の非単結晶シリ
コンからなる浮遊ゲートと第２の非単結晶シリコン及び
導電材料からなる制御ゲートとを形成する工程とを具備
したことを特徴とする不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057717A JPS61216480A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057717A JPS61216480A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216480A true JPS61216480A (ja) | 1986-09-26 |
| JPH0341987B2 JPH0341987B2 (ja) | 1991-06-25 |
Family
ID=13063694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057717A Granted JPS61216480A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224675A (ja) * | 1985-05-01 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | 不揮発性メモリの製法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961189A (ja) * | 1982-09-15 | 1984-04-07 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高密度型ｅｐｒｏｍメモリ−・アレ− |
-
1985
- 1985-03-22 JP JP60057717A patent/JPS61216480A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961189A (ja) * | 1982-09-15 | 1984-04-07 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高密度型ｅｐｒｏｍメモリ−・アレ− |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224675A (ja) * | 1985-05-01 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | 不揮発性メモリの製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341987B2 (ja) | 1991-06-25 |
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