JPS6243181A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPS6243181A JPS6243181A JP60183311A JP18331185A JPS6243181A JP S6243181 A JPS6243181 A JP S6243181A JP 60183311 A JP60183311 A JP 60183311A JP 18331185 A JP18331185 A JP 18331185A JP S6243181 A JPS6243181 A JP S6243181A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発注半導体記憶装置の製造方法に関し、特
に浮遊ゲート電極を壱する不揮発性半導体記憶装置の製
造方法に関するー。
に浮遊ゲート電極を壱する不揮発性半導体記憶装置の製
造方法に関するー。
浮遊ゲート型不揮発性半導体記憶装いは早心体基板上に
ソース・ドレイン領域と、ソース・ドレイン領域間のチ
ャネル６）練上にグーＢｅ縁膜１（介して電気的に絶縁
さｎた浮遊グーｉ砒（φと、−どの上に絶縁膜を介して
絶縁ちれたら制御ゲー） ’ｋｉ僕とを有する構造のも
のが一般的に便用゛さ扛でいる、このような２１台のゲ
ート′μ礪を市すめ不ゴ・〆兄柱半導体記ｊ装置の小型
化の手段として、序シｔゲート電極を制御ゲート１ａ極
と目己壓合で形成し、チャネルに平行方向の装置寸法を
小さくする方法が知られている。しかしこの製造方法で
は、チャ洋ルに垂直力向の装置寸法縮小は、不可能であ
る。
ソース・ドレイン領域と、ソース・ドレイン領域間のチ
ャネル６）練上にグーＢｅ縁膜１（介して電気的に絶縁
さｎた浮遊グーｉ砒（φと、−どの上に絶縁膜を介して
絶縁ちれたら制御ゲー） ’ｋｉ僕とを有する構造のも
のが一般的に便用゛さ扛でいる、このような２１台のゲ
ート′μ礪を市すめ不ゴ・〆兄柱半導体記ｊ装置の小型
化の手段として、序シｔゲート電極を制御ゲート１ａ極
と目己壓合で形成し、チャネルに平行方向の装置寸法を
小さくする方法が知られている。しかしこの製造方法で
は、チャ洋ルに垂直力向の装置寸法縮小は、不可能であ
る。
この点を改良したものに、例えば特開昭５４−１３７９
８２νこ「半導体装りを及びその製造方法」として述べ
られた装置がある。これは、浮遊ゲート電極が素子間分
離用のフィールド絶縁膜上にオーバーラツプしないよう
にすることによって、チャネルに垂直力向の装置の縮小
化を図、−たものである。
８２νこ「半導体装りを及びその製造方法」として述べ
られた装置がある。これは、浮遊ゲート電極が素子間分
離用のフィールド絶縁膜上にオーバーラツプしないよう
にすることによって、チャネルに垂直力向の装置の縮小
化を図、−たものである。
また、この様な構造を実現する手段として、［半導体基
＆表面に第ト絶縁膜を介して第１浮遊ゲートとなる第１
の半導体層を形成し、この半導体層上に選択酸化のマス
クとなる第２絶縁膜を形成し、ソースドレインチャネル
領域形成用表面以外のフィールド領域上の第２絶縁模及
び第１半導体層を除去し、残存する第２絶縁膜をマスク
として基板を酸化処理することによってフィールド領域
に厚いフィールド絶縁族を形成する」という製造方法か
提案Δ扛ている。
＆表面に第ト絶縁膜を介して第１浮遊ゲートとなる第１
の半導体層を形成し、この半導体層上に選択酸化のマス
クとなる第２絶縁膜を形成し、ソースドレインチャネル
領域形成用表面以外のフィールド領域上の第２絶縁模及
び第１半導体層を除去し、残存する第２絶縁膜をマスク
として基板を酸化処理することによってフィールド領域
に厚いフィールド絶縁族を形成する」という製造方法か
提案Δ扛ている。
しかしながら上述した従来の浮遊ゲート型不揮発性半導
体記憶装置の製造方法では、素子間分離を選択酸化法で
行っているため、素子間分離用のフィールド酸化膜が浮
遊ゲート電極下のチャネル領域へくい込むため、実効チ
ャネル幅が減少する。
体記憶装置の製造方法では、素子間分離を選択酸化法で
行っているため、素子間分離用のフィールド酸化膜が浮
遊ゲート電極下のチャネル領域へくい込むため、実効チ
ャネル幅が減少する。
このため、フィールド酸化膜のくいこみを考えたチャネ
ル幅設計を行う必要があり、実質的に装置寸法が大きく
なり、縮小化に適さないという欠点がある。
ル幅設計を行う必要があり、実質的に装置寸法が大きく
なり、縮小化に適さないという欠点がある。
本発明の目的は浮遊ゲート電極が素子分離用の酸化膜上
に存在せず、小型化に適した構造を有する不揮発性半導
体記憶装置の製造方法を提供することにある。
に存在せず、小型化に適した構造を有する不揮発性半導
体記憶装置の製造方法を提供することにある。
本発明の不揮発性半導体記憶装置の製造方法に、半導体
基体表面に第１の絶縁膜と第１の多結晶シリコン膜と第
２の絶縁膜と第２の多結晶シリコン膜とをｊｌＩＩ次堆
積する工程と、素子分離領域となる半導体基体上の前記
第２の多結晶シリコン膜と第２の絶縁膜と第１の多結晶
シリコン膜と第１の絶縁膜と前記半導体基体表面とを順
次エツチングし素子分離用の溝を設ける工程と、全面に
埋込み用絶縁膜を堆積し前記溝を埋める工程と、前記第
２の多結晶シリコン族の表面が露出するまで前記埋め込
み用絶縁膜をエツチングする工程と、前記第２の多結晶
シリコン膜を除去する工程と前記第２の絶縁膜を除去し
たのち前記第１の多結晶シリコン膜上に第３の絶縁膜と
第３の多結晶シリコン俣とを順次形成する工程と、同一
のマスクにより前記第３の多結晶ソリコン５安と第３の
絶做膜と第１の多結晶シリコン膜とを自己整合的ＶＣバ
ターニングする′工程とを含んで構成される。
基体表面に第１の絶縁膜と第１の多結晶シリコン膜と第
２の絶縁膜と第２の多結晶シリコン膜とをｊｌＩＩ次堆
積する工程と、素子分離領域となる半導体基体上の前記
第２の多結晶シリコン膜と第２の絶縁膜と第１の多結晶
シリコン膜と第１の絶縁膜と前記半導体基体表面とを順
次エツチングし素子分離用の溝を設ける工程と、全面に
埋込み用絶縁膜を堆積し前記溝を埋める工程と、前記第
２の多結晶シリコン族の表面が露出するまで前記埋め込
み用絶縁膜をエツチングする工程と、前記第２の多結晶
シリコン膜を除去する工程と前記第２の絶縁膜を除去し
たのち前記第１の多結晶シリコン膜上に第３の絶縁膜と
第３の多結晶シリコン俣とを順次形成する工程と、同一
のマスクにより前記第３の多結晶ソリコン５安と第３の
絶做膜と第１の多結晶シリコン膜とを自己整合的ＶＣバ
ターニングする′工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（Ｗ〜ｔｅｌは本発明の一実施例（ｉ−説明する
為に工程順に示した半導体チップの断面図、第２１は本
発明の一実施例により装造１れた不揮発性半導外記ＷＨ
１ｕの平面図、第３図及び第４図は第２図の不揮発性半
導体記憶装置のＡ−Ａ′線及びＢ−Ｂ’線断面図である
。
為に工程順に示した半導体チップの断面図、第２１は本
発明の一実施例により装造１れた不揮発性半導外記ＷＨ
１ｕの平面図、第３図及び第４図は第２図の不揮発性半
導体記憶装置のＡ−Ａ′線及びＢ−Ｂ’線断面図である
。
まず第１図（ａ）に示すように、Ｐ型半導体基体１上に
、第１のゲート酸化膜２人となる第１の酸化膜２を熱酸
化によって約３０ＯＡの厚さに形成し、次いで将来浮遊
ゲーｉｔ極３Ａとなる第１の多結晶シリコン膜３を通常
の気相成長法によって、約３００ＯＡの厚さに成長させ
、Ｎ型不純物であるリンを添加する。次いで、第１の多
結晶シリコン膜３上に熱酸化により第２の酸化膜４を４
０ＯＡの厚さに成長させ次いで第２の多結晶シリコン膜
５を３００ＯＡの厚さに気相成長法により成長させる。
、第１のゲート酸化膜２人となる第１の酸化膜２を熱酸
化によって約３０ＯＡの厚さに形成し、次いで将来浮遊
ゲーｉｔ極３Ａとなる第１の多結晶シリコン膜３を通常
の気相成長法によって、約３００ＯＡの厚さに成長させ
、Ｎ型不純物であるリンを添加する。次いで、第１の多
結晶シリコン膜３上に熱酸化により第２の酸化膜４を４
０ＯＡの厚さに成長させ次いで第２の多結晶シリコン膜
５を３００ＯＡの厚さに気相成長法により成長させる。
次に第１図（ｂ）に示すように通常のフォトレジスト（
図示せず）をマスクとして、素子分離領域となる領域上
の第１の酸化膜２．第１の多結晶シリによりエツチング
除去する。続いて露出した半導体基体１表面を異方性の
りアクティブイオンエッμｍの深さで形成したのち、フ
ォトレジストを除去する。この溝６により浮遊ゲート電
極３Ａは自己整合的に形成されたことになる。
図示せず）をマスクとして、素子分離領域となる領域上
の第１の酸化膜２．第１の多結晶シリによりエツチング
除去する。続いて露出した半導体基体１表面を異方性の
りアクティブイオンエッμｍの深さで形成したのち、フ
ォトレジストを除去する。この溝６により浮遊ゲート電
極３Ａは自己整合的に形成されたことになる。
次に第１図（Ｃ）に示すように、素子分離用の溝６の側
面及び底面に酸化膜５を２０ＯＡの厚さに成長させるこ
とによりイオンエツチングによるダメージを回復し、更
に第１の多結晶シリコン膜３の側面の絶縁性を確保する
。続いて不純物としてリンとホウ素を含むホウ素リンシ
リカガラス膜８（以下ＢＰＳＧ膜という）を気相成長法
により、約２．５μｍの厚さに成長させる。この後９５
０Ｃ窒素雰囲気中で熱処理を行うことによりＢ Ｐ ８
Ｇｆｉ８に流動性を与え表面の平坦化を行う。
面及び底面に酸化膜５を２０ＯＡの厚さに成長させるこ
とによりイオンエツチングによるダメージを回復し、更
に第１の多結晶シリコン膜３の側面の絶縁性を確保する
。続いて不純物としてリンとホウ素を含むホウ素リンシ
リカガラス膜８（以下ＢＰＳＧ膜という）を気相成長法
により、約２．５μｍの厚さに成長させる。この後９５
０Ｃ窒素雰囲気中で熱処理を行うことによりＢ Ｐ ８
Ｇｆｉ８に流動性を与え表面の平坦化を行う。
次に第１図（ｄｌに示すように、ＢＰＳＧ膜８を選択的
にエツチングできるウニ、ト又はドライエツチング方法
により、第２の多結晶シリコン膜５の表面が露出するま
でＢＰ８Ｇ膜８をエツチングした後、第２の多結晶シリ
コン腺５をエツチング除去する。
にエツチングできるウニ、ト又はドライエツチング方法
により、第２の多結晶シリコン膜５の表面が露出するま
でＢＰ８Ｇ膜８をエツチングした後、第２の多結晶シリ
コン腺５をエツチング除去する。
このＢＰＳＧ膜８のエツチング工程において筐２の多結
晶シリコン胆５はオーバーエツチングにより溝６中にお
けるＢＰＳＧ膜８の表面が第１の多結晶シリコン膜３の
表面より低くなるのを防ぐ為に用いられる。すなわち第
２の多結晶シリコン膜５の膜厚分までＢＰＳＧ膜のオー
バーエツチングが可能となるためプロセスマージンが大
きくとれる。
晶シリコン胆５はオーバーエツチングにより溝６中にお
けるＢＰＳＧ膜８の表面が第１の多結晶シリコン膜３の
表面より低くなるのを防ぐ為に用いられる。すなわち第
２の多結晶シリコン膜５の膜厚分までＢＰＳＧ膜のオー
バーエツチングが可能となるためプロセスマージンが大
きくとれる。
次に第１図ｆｅ）に示すように、多結晶シリコン膜５の
エツチング時にダメージを受けた第２の酸化膜４を除去
したのち新たに、第２のゲート酸化膜９Ａとなる第３の
酸化膜９を３０ＯＡの厚さに成長させ、更に制御ゲート
電極１０Ａとなる第３の多結晶シリコン膜１０を気相成
長法により ５０００Ａの厚さに成長させる。
エツチング時にダメージを受けた第２の酸化膜４を除去
したのち新たに、第２のゲート酸化膜９Ａとなる第３の
酸化膜９を３０ＯＡの厚さに成長させ、更に制御ゲート
電極１０Ａとなる第３の多結晶シリコン膜１０を気相成
長法により ５０００Ａの厚さに成長させる。
これ以後の工程については第４図を用いて説明する。
通常のフォトレジストをマスクとして第３の多結晶シリ
コン、嗅１０第３の酸化膜９及び第１の多結晶シリコン
腺３を異方性プラズマエツチング法により順次エツチン
グし所定のゲート電極形状全形成したのちこの多１傭ｉ
’Ａをマスクとして半導体基体ｌにＮ型不純物であるヒ
素を５×１０ｃｍのドーズ量でイオン注入してソース・
ドレイン領域１３を形成する。
コン、嗅１０第３の酸化膜９及び第１の多結晶シリコン
腺３を異方性プラズマエツチング法により順次エツチン
グし所定のゲート電極形状全形成したのちこの多１傭ｉ
’Ａをマスクとして半導体基体ｌにＮ型不純物であるヒ
素を５×１０ｃｍのドーズ量でイオン注入してソース・
ドレイン領域１３を形成する。
この様にして形成さｎ７ヒ浮遊ゲート電極３Ａと制御ゲ
ー）ｆｉ％１０Ａは、チャネルのソース・ドレイン領域
１３の端部で自己整合的に形状が決定さｎたものとなる
１、 以後層間絶縁膜１１の形成、コンタクト孔１３の形成、
Ａ４配線１２の形成等の工稈金繰て、第２図〜第・１図
に示した不揮発注半導体記ｔ、Ｇ装舒が完成する。、 〔発明の効果〕 以上説明したように本発明は浮遊ゲート電極を、ソース
・ドレイン領域の端部では：ｆｉ制御ゲート電極と自己
整合に、またチャネル帽・端部では素子分離用の溝と自
己肇合ｉＣ形成することによって浮遊ゲート電極ｔソー
ス・ドレイン領域のチャネル上にのみ局在δせることか
できる。
ー）ｆｉ％１０Ａは、チャネルのソース・ドレイン領域
１３の端部で自己整合的に形状が決定さｎたものとなる
１、 以後層間絶縁膜１１の形成、コンタクト孔１３の形成、
Ａ４配線１２の形成等の工稈金繰て、第２図〜第・１図
に示した不揮発注半導体記ｔ、Ｇ装舒が完成する。、 〔発明の効果〕 以上説明したように本発明は浮遊ゲート電極を、ソース
・ドレイン領域の端部では：ｆｉ制御ゲート電極と自己
整合に、またチャネル帽・端部では素子分離用の溝と自
己肇合ｉＣ形成することによって浮遊ゲート電極ｔソー
ス・ドレイン領域のチャネル上にのみ局在δせることか
できる。
しかも、素子分離に溝を用いていることから、フィール
ド酸化膜がチャネル領域へくいこむこともないため、２
層ゲート構造の不揮発性半導体記憶装置としては、平面
的に最小面積の装置が得られ′る。
ド酸化膜がチャネル領域へくいこむこともないため、２
層ゲート構造の不揮発性半導体記憶装置としては、平面
的に最小面積の装置が得られ′る。
第１図（ａｌ〜ｔｅｌは本発明の一実施例を説明する為
に工程順に示した半導体チップの断面図、第２図は本発
明の一実施例により製造された不揮発性半導体記憶装置
の平面図、第３図及び第４図は第２図の不揮発性半導体
記憶装置のＡ−Ａ’線及びＢ−Ｂ′線断面図である。 ｌ・・・・・・Ｐ型半導体基体、２・・・・・・第１の
酸化膜、３・・・・・・第１の多結晶シリコン膜、４・
・・・・・第２の酸化膜、５・・・・・・第２の多結晶
シリコン膜、６・・・・・・溝。 ７・・・・・・酸化膜、８・・・・・・ＢＰＳＧ、’Ｌ
％、９・・・・・・第３の酸化膜、１０・・・・・・第
３の多結晶シリコン膜、１１・・・・・・層間絶縁膜、
１２・・・・・・Ａ２配線、１３・・・・・・コンタク
ト孔。 代理人 弁理士 内 原 晋、・２−茅 １ 面 乎 ／ 園 第 ４− 図
に工程順に示した半導体チップの断面図、第２図は本発
明の一実施例により製造された不揮発性半導体記憶装置
の平面図、第３図及び第４図は第２図の不揮発性半導体
記憶装置のＡ−Ａ’線及びＢ−Ｂ′線断面図である。 ｌ・・・・・・Ｐ型半導体基体、２・・・・・・第１の
酸化膜、３・・・・・・第１の多結晶シリコン膜、４・
・・・・・第２の酸化膜、５・・・・・・第２の多結晶
シリコン膜、６・・・・・・溝。 ７・・・・・・酸化膜、８・・・・・・ＢＰＳＧ、’Ｌ
％、９・・・・・・第３の酸化膜、１０・・・・・・第
３の多結晶シリコン膜、１１・・・・・・層間絶縁膜、
１２・・・・・・Ａ２配線、１３・・・・・・コンタク
ト孔。 代理人 弁理士 内 原 晋、・２−茅 １ 面 乎 ／ 園 第 ４− 図
Claims (1)
- 半導体基体表面に第１の絶縁膜と第１の多結晶シリコン
膜と第２の絶縁膜と第２の多結晶シリコン膜とを順次堆
積する工程と、素子分離領域となる半導体基体上の前記
第２の多結晶シリコン膜と第２の絶縁膜と第１の多結晶
シリコン膜と第１の絶縁膜と前記半導体基体表面とを順
次エッチングし素子分離用の溝を設ける工程と、全面に
埋込み用絶縁膜を堆積し前記溝を埋める工程と、前記第
２の多結晶シリコン膜の表面が露出するまで前記埋め込
み用絶縁膜をエッチングする工程と、前記第２の多結晶
シリコン膜を除去する工程と、前記第２の絶縁膜を除去
したのち前記第１の多結晶シリコン膜上に第３の絶縁膜
と第３の多結晶シリコン膜とを順次形成する工程と、同
一のマスクにより前記第３の多結晶シリコン膜と第３の
絶縁膜と第１の多結晶シリコン膜とを自己整合的にパタ
ーニングする工程とを含むことを特徴とする不揮発性半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183311A JPS6243181A (ja) | 1985-08-20 | 1985-08-20 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183311A JPS6243181A (ja) | 1985-08-20 | 1985-08-20 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243181A true JPS6243181A (ja) | 1987-02-25 |
Family
ID=16133467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183311A Pending JPS6243181A (ja) | 1985-08-20 | 1985-08-20 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389534A (ja) * | 1989-08-31 | 1991-04-15 | Nec Corp | 半導体装置およびその製造方法 |
| US5635417A (en) * | 1993-10-25 | 1997-06-03 | Yamaha Corporation | Method of making a read only memory device |
-
1985
- 1985-08-20 JP JP60183311A patent/JPS6243181A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389534A (ja) * | 1989-08-31 | 1991-04-15 | Nec Corp | 半導体装置およびその製造方法 |
| US5635417A (en) * | 1993-10-25 | 1997-06-03 | Yamaha Corporation | Method of making a read only memory device |
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