KR100577565B1 - 핀 전계효과 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 생산성을 높일 수 있는 핀 전계효과 트랜지스터(fin FET)의 제조 방법을 개시한다. 본 발명에 따른 핀 전계효과 트랜지스터의 제조 방법은 벌크 실리콘 기판으로부터 돌출되는 일방향의 핀 활성영역을 형성하는 단계; 상기 벌크 실리콘 기판의 전면에 상기 핀 활성영역이 덮혀지도록 소자 분리막을 형성하는 단계; 상기 핀 활성영역과 적어도 한번 이상 교차되는 라인 형상을 따라 상기 핀 활성영역의 상부 및 측벽이 선택적으로 노출되도록 상기 소자분리막을 제거하여 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출되는 상기 핀 활성영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계를 구비함에 의해, 제조 된 트랜지스터의 제조 시 생산성이 높아지고, 소자의 성능이 향상되어진다.
활성영역(active area), 벌크(bulk), 스페이서, 게이트 전극

Description

핀 전계효과 트랜지스터의 제조방법{and method for manufacturing fin Field Effect Transistor}
도 1은 본 발명에 따른 핀 전계효과 트랜지스터를 개략적으로 나타낸 평면도.
도 2a 내지 도 2i는 도 1의 트랜지스터를 제조하는 순서를 보여주기 위해 도2의 라인들(Ⅰ~Ⅰ', Ⅱ~Ⅱ')을 따라 취한 공정 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100 : 핀 활성영역 102 : 게이트 라인
104 : 제 1 하드 마스크막 106 : 소자 분리막
108 : 제 2 하드 마스크막 110 : 실리콘 기판
112 : 제 1 스페이서 114 : 트렌치
116 : 게이트 전극 118 : 게이트 절연막
200 : 셀 영역 300 : 주변 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 핀 전계효과 트랜지스터의 제조방법에 관한 것이다.
최근 정보 통신 분야의 급속한 발달과, 컴퓨터와 같은 정보 매체의 대중화에 따라 반도체 장치도 비약적으로 발전하고 있다. 또한, 그 기능적인 면에 있어서 반도체 장치의 소자 고집적화 경향에 따라 기판에 형성되는 개별 소자의 크기를 줄이면서 한편으로 소자 성능을 극대화시키기 위해 여러 가지 방법이 연구 개발되고 있다.
이러한 방법 중에 반도체 실리콘 기술을 기반으로 하여 소자의 집적도를 향상시킬 수 있고, 생산 경쟁력이 우수한 CMOS 기술을 근간으로 하는 전계효과 트랜지스터(Field Effect Transistor : FET)가 대두되고 있다. 소자의 고집적화에 따른 일반적인 평면 전계효과 트랜지스터의 축소(scaling down)는 소자의 성능 또는 신뢰도가 저하되는 결과를 가져오므로 그러한 평면 구조를 탈피하여 수직형 트랜지스터(vertical transistor)와 같은 입체적 소자의 구조들이 제안되고 있다.
그러한 구조들 중 하나의 예로서, 트랜지스터의 바디(body)가 수직 구조를 갖도록 일반적으로 물고기의 등지느러미(dorsal)와 닮은 핀 형상의 핀 전계효과 트랜지스터(fin Field Effect Transistor : fin FET)와 같은 수직적 구조를 갖는 전계효과 트랜지스터가 미국특허번호 4,996,574 또는 6,635,923 등에 기재되어 있다. 종래의 핀 전계효과 트랜지스터는 실리콘 산화막과 같은 상기 절연막을 사이에 두고 일반적인 실리콘 기판과 소정 두께를 갖는 단결정 실리콘막 또는 단결정 실리콘 필름이 서로 접합(bonding)되는 소이(Silicon On Insulator)형 실리콘 기판을 사용하고, 상기 절연막 상에서 채널이 형성될 핀 활성영역이 일정한 높이와 선폭을 가지고 수직으로 돌출되도록 형성된다. 그리고, 상기 핀 활성영역의 표면에 게이트 절연막을 개재하여 형성되는 게이트 전극이 상기 핀 활성영역과 교차하여 감싸도록 형성된다. 따라서, 상기 절연막에서 돌출되는 핀 활성영의 단면이 채널의 폭 또는 넓이가 되고, 상기 핀 활성영역과 교차되는 게이트 전극의 선폭이 채널의 길이가 된다. 이와 같은 종래 기술에 따른 핀 전계효과 트랜지스터는 돌출된 부분의 전면을 모두 채널로서 이용할 수 있으므로 채널의 폭이 기존의 플래나(plannar) 전계효과 트랜지스터에 비해 월등히 증가되는 효과를 가질 수 있다. 따라서, 종래 기술에 따른 전계효과 트랜지스터는 통상의 트랜지스터에 비해 소자 형성영역 축소에 따라 채널의 길이가 줄어들지 않기 때문에 상기 채널의 폭이 줄어듦에 따른 협채널 효과(narrow channel effect)가 생기는 것을 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우 상기 게이트 영역에서 형성되는 채널의 공핍층이 전면 또는 일부면에 서로 겹치도록 할 수 있고 (fully depleted), 따라서, 채널의 도전성이 증가되는 효과가 있다.
하지만, 종래 기술에 따른 핀 전계효과 트랜지스터의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 종래 기술에 따른 핀 전계효과 트랜지스터의 제조 방법은 절연막 상에서 핀 전계효과 트랜지스터를 형성하는 데 있어서, 바닥 실리콘 기판과 실리콘층 사이에 절연막이 형성된 소이형 실리콘 기판을 이용할 경우 소이형 실리콘 기판의 생산단가가 비싸기 때문에 소자의 제조단가가 상승하여 생산성이 떨어지는 단점이 있었다.
둘째, 종래 기술에 따른 핀 전계효과 트랜지스터의 제조 방법은 소이형 실리콘 기판을 이용하여 삼중 게이트 핀 전계효과 트랜지스터를 제조할 경우, 소이형 실리콘 기판에 형성되는 소자의 특성 상 트랜지스터의 바디가 기판과 연결되지 않않아 상기 바디에 채널이 형성될 때 전자 홀 페어(electron-hole pair)가 절연막에 인접하는 표면으로 집중되어 플로팅(floating) 바디 효과가 유발되기 때문에 소자의 성능이 떨어지는 문제가 있었다.
셋째, 종래 기술에 따른 핀 전계효과 트랜지스터는 소이형 실리콘 기판이 아닌 벌크 실리콘 기판을 사용하여 핀 활성영역을 형성할 경우, 상기 핀 활성영역을 부분적으로 노출하는 소자 분리막 또는 층간 절연막의 높이를 제어하기가 난이하기 때문에 소자의 성능이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 생산 단가가 높은 소이형 기판을 사용하지 않고, 제조단가를 감소 또는 최소화하여 생산성을 높일 수 있는 핀 전계효과 트랜지스터의 제조 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 플로팅 바디 효과를 방지하여 소자의 성능을 증대 또는 극대화할 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는데 있다.
그리고, 본 발명의 또 다른 목적은, 소자 분리막 또는 층간 절연막에 의해 노출되는 핀 활성영역의 높이를 제어하여 소자의 성능을 증대 또는 극대화할 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따른 핀 전계효과 트랜지스터의 제조방법은, 핀 전계효과 트랜지스터의 제조 방법에 있어서: 벌크 실리콘 기판상에 소정 모양을 갖는 제 1 마스크막을 형성하고, 상기 제 1 마스크막을 식각마스크로 사용하여 상기 벌크 실리콘 기판을 소정 깊이로 식각하여 벌크 실리콘 기판으로부터 돌출된 핀 활성영역을 형성하는 단계; 상기 제 1 마스크막 및 상기 핀 활성영역을 덮도록 상기 벌크 실리콘 기판의 전면에 소자분리막을 형성하고, 상기 제 1 마스크막이 노출되도록 상기 소자분리막을 평탄화하는 단계; 상기 제 1 마스크막 및 소자분리막 상에서 일방향의 상기 핀 활성영역과 교차하여 상기 제1 마스크막을 선택적으로 노출하는 제 2 마스크막을 형성하는 단계; 상기 제 2 마스크막의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 제 2 마스크막을 식각마스크로 사용하여 핀 활성영역의 측벽이 노출되도록 상기 소자분리막을 소정 깊이까지 제거하여 트렌치를 형성하고, 상기 스페이서, 제 1 및 제 2 마스크막을 제거하는 단계; 상기 소자분리막에 의해 노출되는 상기 핀 활성영역의 게이트 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극에 의해 노출되는 상기 핀 활성영역의 소스/드레인 영역에 도전성 불순물을 이온주입하여 불순물 영역을 형성하는 단계를 포함함을 특징으로 한다.
(삭제)
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 실리콘 기판 '상'에 존재한다고 기술될 때 다른 층이나 실리콘 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다. 또한, 실리콘 기판은 서로 혼용되어 사용될 수 있다.
도 1은 본 발명에 따른 핀 전계효과 트랜지스터를 개략적으로 나타낸 평면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 핀 전계효과 트랜지스터는, 벌크 실리콘 기판(도 2a의 110)으로부터 돌출되어 일방향으로 배열되는 핀 활성영역(100)과, 상기 핀 활성영역(100)에 교차되는 게이트 라인(102)을 포함하여 구성된다. 여기서, 상기 핀 활성영역(100)은 상기 게이트 라인(102)에 교차되는 게이트 영역(G)을 중심으로 양측에 각각 소스 영역(S) 및 드레인 영역(D)으로 이루어진다. 여기서, 본 발명에 따른 핀 전계효과 트랜지스터가 디렘(Dynamic Random Access Memory device : DRAM) 과 같은 메모리 장치의 입출력을 제어하는 소자로서 사용될 경우, 상기 게이트 라인(102)은 상기 셀 캐패시터(cell capacitor)에 인가되는 데이터 또는 전하의 입출력을 제어하기 위한 게이트 신호가 입출력되는 워드(word)라인이 된다. 도시하지는 않았지만, 상기 워드라인에 교차되는 비트라인이 상기 소스/상기 핀 활성영역(100)과 나란한 방향으로 형성되어 있고, 상기 트랜지스터의 상부 또는 하부에 상기 트랜지스터를 통해 데이터 또는 전하가 저장되는 셀 캐패시터가 형성되어 있다. 또한, 상기 핀 활성영역(100)이 형성된 셀 영역(200)에 상기 핀 전계효과 트랜지스터가 형성되어 있고, 상기 워드라인 및 비트라인에 데이터 신호 및 제어 신호를 입출력하기 위해 상기 셀 영역 둘레의 주변(peripheral)영역(300)에는 플레나 전계효과 트랜지스터가 형성되어 있다.
이와 같이 구성된 본 발명에 따른 핀 전계효과 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도 2a 내지 도 2h는 도 1의 트랜지스터를 제조하는 순서를 보여주기 위해 도 1의 라인들(Ⅰ~Ⅰ', Ⅱ~Ⅱ')을 따라 취한 공정 단면도들이다.
도 2a에 도시된 바와 같이, 벌크 실리콘 기판(110) 상에 화학기상증착(chemical vapor deposition)방법으로 소정 두께의 제 1 하드 마스크막(104)을 형성하고, 통상의 사진 식각 공정을 이용하여 상기 제 1 하드 마스크막(104)을 패터닝한다. 여기서, 상기 제 1 하드 마스크막(104)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제 1 하드 마스크막(104)이 상기 실리콘 산질화막으로 이루어질 경우 상기 실리콘 산질화막 상에 반사 방지막을 형성한 후 상기 사진 식각 공정으로 패터닝된다. 도시하지는 않았지만, 상기 벌크 실리콘 기판(110)과 상기 제 1 하드 마스크막(104) 사이에 실리콘 산화막을 사용하여 소정 두께를 갖는 식각정지막을 더 형성하고, 상기 제 1 하드 마스크막(104)의 제거 시 프로파일을 향상시킬 수 있다. 예컨대, 상기 식각정지막은 벌크 실리콘 기판(110) 상에서 약 100Å 내지 약 500Å정도의 두께를 갖도록 형성되고, 제 1 하드 마스크막(104)은 약 500Å 내지 약 2000Å정도의 두께를 갖도록 형성된다. 이후, 상기 사진 식각공정 시 상기 제 1 하드 마스크막(114) 상에 형성되는 포토레지스트의 노광과정에서 난반사를 방지하기 위해 상기 제 1 하드 마스크막(114) 상에 소정 두께의 반사방지막을 더 형성할 수도 있다. 또한, 상기 사진식각공정은 건식식각방법을 사용하여 상기 제 1 하드 마스크막(104)을 패터닝할 수 있는데, 상기 건식식각방법에 사용되는 반응가스는 상기 식각정지막 또는 상기 벌크 실리콘 기판(110)에 비해 상기 제 1 하드 마스크막(104)의 식각율이 선택적으로 우수한 반응가스가 사용된다. 따라서, 본 발명에 따른 핀 전계효과 트랜지스터의 제조방법은 상기 벌크 실리콘 기판(110) 상에 식각정지막 및 제 1 하드 마스크막(104)을 적층 하고, 통상의 사진식각으로 상기 제 1 하드 마스크막(104)을 패터닝할 수 있다.
도2b에 도시된 바와 같이, 상기 제 1 하드 마스크막(104)을 식각 마스크로 사용하여 상기 식각정지막과 상기 벌크 실리콘 기판(110)을 소정깊이까지 식각하여 상기 제 1 하드 마스크막(104)의 하부에 상기 벌크 실리콘 기판(110)의 하층의 표면으로부터 소정 높이를 갖는 핀 활성영역(100)을 형성한다. 여기서, 상기 벌크 실리콘 기판(110)의 식각은 수직식각 특성이 우수한 건식식각방법으로 이루어지며, 일정시간동안 소정 깊이의 벌크 실리콘 기판(110)을 제거하여 소정 높이를 갖는 상기 핀 활성영역(100)이 돌출되도록 수행되는 시간 식각방법으로 이루어진다. 이때, 상기 벌크 실리콘 기판(110)은 표면으로부터 소정 깊이까지 제거되어 상기 핀 활성영역(100)이 돌출되도록 형성되기 때문에 설명 상, 상기 벌크 실리콘 기판(110)의 하부를 기준으로 상기 벌크 실리콘 기판(110)이 정의된다.
따라서, 상기 핀 활성영역(100)은 상기 벌크 실리콘 기판(110)의 표면으로부터 약 1500Å 이상에서 상기 벌크 실리콘 기판(110)의 두께이하의 높이를 갖도록 형성된다.
도 2c에 도시된 바와 같이, 상기 핀 활성영역(100)이 형성된 벌크 실리콘 기판(110)의 전면에 실리콘 산화막을 이용하여 화학기상증착방법으로 소자 분리막(Sallow Trench Insulator : STI, 106) 또는 층간 절연막(Inter Layer Dielectric : ILD)을 형성하고, 상기 제 1 하드 마스크막(104)이 노출되도록 화학 기계적 연마방법(Chemical Mechanical Polishing : CMP)으로 상기 소자 분리막(106)을 제거하여 평탄화한다. 여기서, 상기 소자 분리막(106)은 상기 핀 활성영역(100)의 전면을 덮고 복수개의 상기 핀 활성영역(100)의 사이에 형성되는 상 기 소자 분리막(106)이 상기 핀 활성영역(100)의 높이보다 더 높아지도록 약 3000Å 내지 약 8000Å정도의 두께로 형성되고, 상기 화학 기계적 연마방법에 의해 상기 제 1 하드 마스크막(104)이 노출되어 평탄하도록 형성된다. 도시되지는 않았지만, 상기 소자 분리막(106)을 형성하기 전에 상기 핀 활성영역(100) 및 벌크 실리콘 기판(110)의 전면에 실리콘 산화막과 실리콘 질화막을 순차적으로 적층하여 대기 중에 노출되는 실리콘 재질의 상기 핀 활성영역(100) 및 벌크 실리콘 기판(110) 벌크의 표면을 보호하는 라이너 막(liner lay)을 형성할 수도 있다. 이때, 상기 라이너 막은 이후 게이트 전극을 형성하기 위해 상기 소자 분리막(106)을 제거할 경우 상기 게이트 라인(102)에 인접하는 상기 핀 활성영역(100)의 측벽을 보호하는 역할을 한다.
도 2d에 도시된 바와 같이, 상기 소자 분리막(106)이 형성된 벌크 실리콘 기판(110)에 폴리 실리콘막 또는 실리콘 질화막을 이용하여 화학기상증착방법으로 제 2 하드 마스크막(108)을 형성한다. 여기서, 상기 제 2 하드 마스크막(108)은 상기 소자 분리막(106)의 제거 시 셀 영역(200)과 주변 영역(300)을 정의할 수도 있으며, 상기 소자 분리막(106)이 제거되어 형성되는 트렌치(trench) 또는 그루브(groove)의 깊이에 따라 상기 제 2 하드 마스크막(108)의 두께가 조절될 수도 있다. 예컨대, 상기 제 2 하드 마스크막(108)은 약 1500Å이하의 두께를 갖도록 형성된다.
도 2e에 도시된 바와 같이, 통상의 사진식각방법으로 상기 제 2 하드 마스크막(108)을 패터닝한다. 여기서, 상기 제 2 하드 마스크막(108)은 주변영역(300)의 전체를 덮고, 셀 영역(200)에서 게이트 전극(도 2i의 116) 및 게이트 라인(102)이 형성될 부분의 상기 소자 분리막(106) 또는 제 1 하드 마스크막(104)을 선택적으로 노출시키도록 패터닝된다. 이때, 상기 제 2 하드 마스크막(108)은 게이트 전극(116) 및 게이트 라인(102)의 선폭보다 더 소정 부분 넓게 제거되어 이후, 상기 제 2 하드 마스크막(108)의 측벽에 형성되는 제 1 스페이서(spacer, 도 2f의 112)에 의해 상기 게이트 전극 및 게이트 라인(102)의 선폭이 정의된다.
도 2f에 도시된 바와 같이, 상기 제 1 하드 마스크막(104) 및 상기 제 1 하드 마스크막(104)에 의해 노출되는 상기 소자 분리막(106)의 전면에 소정 두께의 폴리 실리콘 또는 실리콘 질화막을 형성하고, 건식식각방법을 사용하여 상기 소자 분리막(106) 및 제 1 하드 마스크막(104)이 노출되도록 상기 폴리 실리콘 또는 실리콘 질화막을 제거하여 상기 제 2 하드 마스크막(108)의 측벽에 제 1 스페이서(112)를 형성한다. 여기서, 상기 제 1 스페이서(112)는 상기 제 2 하드 마스크막(108)에 사용되는 폴리 실리콘막 또는 실리콘 질화막 중 서로 배타적으로 사용된다. 즉, 상기 제 2 하드 마스크막(108)이 폴리 실리콘막으로 이루어질 경우, 상기 제 1 스페이서(112)는 상기 실리콘 질화막을 사용하여 형성될 수 있으며, 상기 제 2 하드 마스크막(108)이 실리콘 질화막으로 이루어질 경우, 상기 제 1 스페이서(112)는 폴리 실리콘막을 사용하여 형성될 수 있다. 또한, 상기 제 1 스페이서(112)는 상기 절연막의 형성 시 상기 제 2 하드 마스크막(108)의 측벽과 같은 홈에서 스탭 커버리지(step coverage)가 우수하도록 형성하여 상기 홈에서 평탄면보다 상기 폴리 실리콘 또는 실리콘 질화막을 두껍게 형성할 수 있고, 상기 건 식식각의 수직성과 비등방성을 이용하여 상기 평탄면에서 상기 절연막이 제거되더라도 상기 제 2 하드 마스크막(108)의 측벽에서 일부 제거되지 않고 남게됨으로서 형성된다.
도 2g에 도시된 바와 같이, 상기 제 1 스페이서(112) 및 제 2 하드 마스크막(108)을 식각마스크로 사용하는 자기정렬(self-align)방식의 건식식각으로 상기 소자 분리막(106)을 소정 깊이까지 제거하여 트렌치(trench, 114) 또는 그루브(groove)를 형성한다. 여기서, 상기 트렌치(114) 또는 그루브의 깊이는 상기 소자 분리막(106)에 대해 일정한 식각율을 갖는 반응가스를 사용하여 상기 소자 분리막(106)을 시간식각(time etching)하여 조절되거나, 상기 소자 분리막(106)의 식각과 동시에 일정한 식각율을 갖고 제거되는 상기 제 2 하드 마스크막(108)이 모두 제거되고, 상기 제 1 하드 마스크막(104) 또는 상기 소자 분리막(106)이 노출되는 EPD(Etch Point Detection)방법으로 조절될 수 있다.
이때, 상기 건식식각을 이용한 상기 트렌치(114) 또는 그루브의 형성 시, 상기 소자 분리막(106)은 상기 건식식각 반응가스에 의해 선택적으로 제거될 수 있지만, 상기 핀 활성영역(100)은 상기 제 1 하드 마스크막(104)에 의해 수직적으로 보호된다. 또한, 상기 트렌치(114) 또는 그루브는 게이트 영역(G)의 상기 핀 활성영역(100) 측벽을 선택적으로 노출시킨다. 그리고, 상기 핀 활성영역(100)의 모서리(소스/드레인 영역)에 인접하는 방향으로 형성되는 배선을 형성하기 위해 형성된 상기 제 2 하드 마스크막의 패터닝이 잘못되더라도 상기 2 하드 마스크막의 측벽에 제 1 스페이서(112)를 형성하여 상기 핀 활성영역(100)의 모서리부분이 상기 건식식각 반응가스에 의해 손상되지 못하도록 상기 트렌치(114)와 상기 핀 활성영역(110)사이에서 일정한 간격을 갖는 상기 마진이 도 2g에서와 같이 나타내어질 수 있다.
예컨대, 상기 트렌치(114) 또는 그루브는 상기 핀 활성영역(100)의 상부 표면으로부터 하부로 약 200Å 내지 800Å의 깊이를 갖도록 형성된다. 이때, 상기 제 2 하드 마스크막(108)을 폴리 실리콘막으로 사용할 경우, 상기 소자 분리막(106)을 제거하는 트렌치(114) 또는 그루브의 형성 시 건식식각의 반응가스에 의한 상기 제 2 하드 마스크막(108)의 식각율이 상기 소자 분리막(106)의 식각율과 유사하거나 비슷하기 때문에 상기 트렌치(114) 또는 그루브의 형성과 동시에 상기 제 2 하드 마스크막(108)이 제거된다. 또한, 상기 제 2 하드 마스크막(108)을 실리콘 질화막을 사용할 경우, 상기 트렌치(114) 또는 그루브의 형성 시 상기 제 2 하드 마스크막(108)의 식각율과, 상기 소자 분리막(106)의 식각율이 다소 차이는 있을 수 있지만 상기 제 2 하드 마스크막(108)의 두께를 조절하여 상기 트렌치(114) 또는 그루브의 형성 시 상기 제 2 하드 마스크막(108)이 제거되도록 할 수 있다. 물론, 상기 제 1 스페이서(112) 또한 상기 제 2 하드 마스크막(108)과 동시에 제거되도록 한다. 그러므로, 이전의 상기 제 2 하드 마스크막(108)의 형성 시 트렌치(114) 또는 그루브의 설정된 깊이에 따른 소정의 두께를 갖는 상기 제 2 하드 마스크막(108)을 형성하고, 상기 트렌치(114) 또는 그루부의 형성과 동시에 상기 제 2 하드 마스크막(108) 및 제 1 스페이서(112)를 제거시킬 수 있다.
따라서, 본 발명에 따른 핀 전계효과 트랜지스터의 제조방법은 시간 식각방법 또는 EPD 방법을 이용하여 소자 분리막(106)을 소정깊이까지 제거하여 트렌치(114) 또는 그루브를 형성하고, 상기 트렌치(114) 또는 그루브에 의해 상기 소자 분리막(106)으로부터 노출되는 상기 핀 활성영역(100)의 높이를 제어할 수 있고, 이후, 상기 트렌치(114) 또는 그루브에 의해 노출되는 상기 핀 활성영역(100)의 게이트 영역에 게이트 전극(도 2i의 116)을 재현성 있게 형성할 수 있기 때문에 소자의 성능을 향상시킬 수 있다.
또한, 상기 소스 영역(S) 및 드레인 영역(D)의 상기 핀 활성영역(100) 측벽에 남게되는 상기 소자 분리막(106)은 이후, 게이트 전극(도2i의 116)의 형성 시 다마신(damascene) 방법으로 게이트 전극(116)을 형성하기 위해 사용된다.
뿐만 아니라, 실리콘 산화막 재질의 상기 소자 분리막(106)을 선택적으로 제거하는 상기 트렌치(114) 또는 그루브의 형성 시, 상기 핀 활성영역(100)의 표면에 형성된 실리콘 질화막 재질의 라인너가 상기 핀 활성영역(100)을 보호할 수 있기 때문에 상기 트렌치(114) 또는 그루브에 인접하는 상기 핀 활성영역(100)의 측벽 또는 상부 표면이 손상되지 않도록 할 수 있다.
도 2h에 도시된 바와 같이, 상기 핀 활성영역(100)의 상부에 형성된 제 1 하드 마스크막(104) 및 상기 실리콘 질화막을 습식식각 또는 건식식각으로 제거한다. 예컨대, 습식식각 또는 건식식각 시 인산용액 또는 인산 반응가스를 사용하여 상기 제 1 하드 마스크막(104) 및 상기 라이너막을 제거할 수 있다.
따라서, 본 발명에 따른 핀 전계효과 트랜지스터의 제조방법은 제 1 및 제 2 하드 마스크막(108)으로 트렌치(114) 또는 그루브를 형성하고, 상기 게이트 영역(G)의 핀 활성영역(100)의 측벽을 선택적으로 노출시키고, 상기 제 1 및 제 2 하드 마스크막(108)을 제거하여 상기 핀 활성영역(100)의 상부 표면을 노출시킬 수 있기 때문에 상기 핀 활성영역(100)의 게이트 영역(G)을 입체적으로 노출시킬 수 있다.
도 2i에 도시된 바와 같이,상기 소자 분리막(106)에 의해 선택적으로 노출되는 상기 핀 활성영역(100)의 전면에 실리콘 산화막을 사용하여 열산화 방법으로 게 이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 약 150Å이하의 두께를 갖도록 형성된다.
또한, 상기 게이트 절연막이 형성된 핀 활성영역(100)과, 트렌치(114) 또는 그루브가 형성된 상기 소자 분리막(106)의 전면에 도전성 불순물을 포함한 폴리 실리콘 또는 금속물질을 형성하고, 통상의 사진식각방법을 이용하여 상기 폴리 실리콘 또는 금속 물질을 패터닝하여 게이트 전극(116)을 형성한다.
따라서, 본 발명에 따른 핀 전계효과 트랜지스터의 제조방법은 핀 활성영역(100)이 상기 벌크 실리콘 기판(110)에 연결되고, 상기 핀 활성영역(100)의 삼면을 감싸는 게이트 전극(116)에 게이트 전압이 인가되어 상기 핀 활성영역(100)에 채널이 형성될 경우, 상기 게이트 전극(116)에 인접하는 삼면의 핀 활성영역(100)에서 채널에서 발생되는 전자 홀 페어가 상기 벌크 실리콘 기판(110)으로 빠져나갈 수 있으므로, 플로팅 바디 효과를 방지 또는 최소화할 수 있기 때문에 소자의 성능을 증대 또는 극대화할 수 있다.
그후, 상기 게이트 전극(116)을 이온주입 마스크로 사용하여 소스영역(S) 및 드레인 영역(D)에 제 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성한다. 예컨대, 상기 제 1 불순물 영역에 이온주입되는 상기 도전성 불순물은 약 50KeV 에너지 이하에서 약 1×1012atoms/cm2 내지 약 1×1014atoms/cm2 정도의 농도를 갖도록 이온주입된다. 그리고, 상기 벌크 실리콘 기판(110)의 전면에 실리콘 산화막과 같은 절연막을 형성하고, 상기 절연막을 비등방적으로 제거하여 상기 게이트 전극(116)의 측벽에 제 2 스페이서를 형성하고, 상기 게이트 전극(116) 및 제 2 스페이서를 이온주입 마스크로 사용하여 상기 소스/드레인 영역(S,D)에 도전성 불순물을 이온주입하여 제 2 불순물 영역을 형성한다. 상기 제 2 불순물 영역에 이온주입되는 상기 도전성 불순물은 상기 제 1 불순물 영역에 이온주입되는 도전성 불순물과 동일 또는 유사한 도전성 불순물이며, 약 30eV 이하의 에너지에서 약 1×1016atoms/cm2 내지 약 1×1017atoms/cm2정도의 농도로 이온주입된다.
결국, 본 발명에 따른 핀 전계효과 트랜지스터는 종래의 소이(Silicon On Insulator : SOI)형 실리콘 기판에 비해 제조 단가가 낮은 벌크 실리콘 기판을 사용하여 소자를 형성할 수 있기 때문에 생산성을 높일 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
이상 상술한 바와 같이, 본 발명의 핀 전계효과 트랜지스터의 제조 방법은다음과 같은 효과가 있다.
첫째, 본 발명의 핀 전계효과 트랜지스터의 제조 방법은 종래의 소이(Silicon On Insulator : SOI)형 실리콘 기판에 비해 제조 단가가 낮은 벌크 실리콘 기판을 사용하여 소자를 형성할 수 있기 때문에 생산성을 높일 수 있는 효과가 있다.
둘째, 본 발명의 핀 전계효과 트랜지스터의 제조 방법은 벌크 실리콘 기판에 연결되는 핀 활성영역의 삼면을 감싸는 게이트 전극을 형성하여 상기 게이트 전극에 게이트 전압의 인가에 따라 유도되는 전자 홀 페어가 상기 벌크 실리콘 기판으로 빠져나갈 수 있기 때문에 플로팅 바디 효과를 방지 또는 최소화하여 소자의 성능을 증대 또는 극대화할 수 있다.
셋째, 본 발명의 핀 전계효과 트랜지스터의 제조 방법은 핀 활성영역을 형성하기 위해 사용된 제 1 마스크막에 교차되는 부분을 갖는 제 2 마스크막의 측벽에 스페이서를 형성하여 상기 핀 활성영역의 주변에 형성된 소자분리막을 제거함으로서 형성되는 트렌치의 깊이와 선폭을 제어하여 상기 트렌치에서 상기 소자분리막에 의해 노출되는 상기 핀 활성영역의 높이를 제어할 수 있고, 이후 상기 트렌치 내부에 갭필되는 게이트 전극의 선폭에 대응되는 채널의 임계치수를 줄일 수 있기 때문에 소자의 성능을 향상시킬 수 있다.

Claims (16)

  1. 핀 전계효과 트랜지스터의 제조 방법에 있어서:
    벌크 실리콘 기판상에 소정 모양을 갖는 제 1 마스크막을 형성하고, 상기 제 1 마스크막을 식각마스크로 사용하여 상기 벌크 실리콘 기판을 소정 깊이로 식각하여 벌크 실리콘 기판으로부터 돌출된 핀 활성영역을 형성하는 단계;
    상기 제 1 마스크막 및 상기 핀 활성영역을 덮도록 상기 벌크 실리콘 기판의 전면에 소자분리막을 형성하고, 상기 제 1 마스크막이 노출되도록 상기 소자분리막을 평탄화하는 단계;
    상기 제 1 마스크막 및 소자분리막 상에서 일방향의 상기 핀 활성영역과 교차하여 상기 제1 마스크막을 선택적으로 노출하는 제 2 마스크막을 형성하는 단계;
    상기 제 2 마스크막의 측벽에 스페이서를 형성하는 단계;,
    상기 스페이서 및 제 2 마스크막을 식각마스크로 사용하여 핀 활성영역의 측벽이 노출되도록 상기 소자분리막을 소정 깊이까지 제거하여 트렌치를 형성하고, 상기 스페이서, 제 1 및 제 2 마스크막을 제거하는 단계;
    상기 소자분리막에 의해 노출되는 상기 핀 활성영역의 게이트 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 의해 노출되는 상기 핀 활성영역의 소스/드레인 영역에 도전성 불순물을 이온주입하여 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 방법.
  2. (삭제)
  3. 제 1 항에 있어서,
    상기 핀 활성영역은 시간식각방법으로 상기 벌크 실리콘 기판을 식각하여 형성함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 핀 활성영역은 상기 벌크 실리콘 기판으로부터 1500Å 이상에서 상기 벌크 실리콘 기판의 두께 이하의 높이를 갖도록 형성함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 벌크 실리콘 기판의 표면 및 상기 핀 활성영역의 측벽에 실리콘 산화막 및 실리콘 질화막으로 이루어진 라이너막을 형성하는 단계를 더 포함함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소자 분리막은 실리콘 산화막을 사용하여 형성함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  7. (삭제)
  8. 제 7 항에 있어서,
    상기 소자 분리막은 화학 기계적 연마방법으로 평탄화함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  9. (삭제)
  10. 제 1 항에 있어서,
    상기 제 2 하드 마스크막과 상기 스페이서는 각각 폴리 실리콘막 또는 실리콘 질화막을 서로 배타적으로 사용하여 형성함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 트렌치는 상기 핀 활성영역의 상부 표면으로부터 약 300Å 내지 약 800Å정도의 깊이를 갖도록 형성함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 트렌치는 시간 식각방법으로 형성함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  13. 제 1 항에 있어서,
    상기 트렌치는 상기 제 2 하드 마스크막과 동시에 같이 상기 소자 분리막이 제거되어 상기 제 2 하드 마스크막 하부의 상기 제 1 하드 마스크막 또는 상기 소자 분리막의 표면이 노출되는 시점에서 상기 소자 분리막의 식각이 종료되는 EPD방법으로 형성함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  14. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 제 1 하드 마스크막을 제거하는 단계를 더 포함함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 1 하드 마스크막은 인산을 포함하는 용액 또는 반응가스를 사용하여 제거함을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  16. (삭제)
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