KR100620065B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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조흥재
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 핀 트랜지스터의 활성영역 상부 양에지 부분에 집중되는 일랙트릭 필드에 의해 낮아지는 문턱 전압의 결함을 해결하고, 하나의 반도체 기판에서 핀 트랜지스터 및 플레너 트랜지스터를 함께 형성하는 시, 상기 낮은 문턱 전압의 결함을 해결하는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 반도체 기판을 선택적 식각하여 형성된 핀 활성영역, 상기 핀 활성영역의 하부 양측벽에 형성된 소자분리막, 상기 핀 활성영역을 감싸는 게이트 절연막, 상기 핀 활성영역의 측벽 부분에 형성된 제1 게이트 전도막 및 상기 핀 활성영역의 상부 부분에 형성되고, 상기 제1 게이트 전도막보다 워크펑션이 더 큰 제2 게이트 전도막을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 핀 활성영역의 예정영역 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계, 상기 패드 질화막을 식각 장벽으로 상기 반도체 기판을 식각하여 핀 활성영역을 형성하는 단계, 상기 핀 활성영역의 하부 양측벽에 소자분리막을 형성하는 단계, 상기 패드 질화막을 제거하는 단계, 상기 핀 활성영역의 상부 부분과 양측벽 부분에 유전막을 형성하는 단계, 상기 게이트 절연막의 양측벽에 제1 게이트 전도막을 형성하는 단계 및 상기 게이트 절연막의 상부 표면에 상기 제1 게이트 전도막보다 워크펑션이 더 큰 제2 게이트 전도막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
또한, 핀 트랜지스터 영역과 플레너 트랜지스터 영역으로 구분된 반도체 기판을 준비하는 단계, 상기 반도체 기판 상의 소자분리영역을 오픈하는 패드 산화막 및 패드 질화막을 형성하는 단계, 상기 패드 질화막을 식각 장벽으로 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계, 상기 트랜치를 매립하여 소자분리막을 형성하는 단계, 상기 핀 트랜지스터 영역의 상기 소자분리막을 선택적 식각하여 활성영역을 오픈하는 단계, 상기 패드 질화막을 제거하는 단계, 상기 플레너 트랜지스터 영역의 상기 패드 산화막을 제거하는 단계, 상기 핀 트랜지스터 영역의 상기 활성영역의 측벽 부분, 상부 부분 및 상기 플레너 트랜지스터의 상기 활성영역 상에 유전막을 형성하는 단계, 상기 핀 트랜지스터 영역의 상기 유전막의 양측벽 및 상기 플레너 트랜지스터의 상기 유전막 상에 제1 게이트 전도막을 형성하는 단계 및 상기 핀 트랜지스터 영역의 상기 유전막 상부 표면 및 상기 제1 게이트 전도막 상과 상기 플레너 트랜지스터의 상기 제1 게이트 전도막 상에 상기 제1 게이트 전도막 보다 워크 펑션이 높은 제2 게이트 전도막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
핀 트랜지스터, 플래너 트랜지스터, 활성 영역, 게이트 전도막, 게이트 절연 막

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}
도 1은 본 발명에 따른 3게이트 핀셀 트랜지스터를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명에 따른 3게이트 핀셀 트랜지스터의 제조 공정을 나타낸 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
301 : 반도체 기판
302a : 핀 트랜지스터 영역의 활성영역
302b : 플래너 트랜지스터 영역의 활성영역
303 : 패드 산화막 305 : 소자분리막
306 : 유전막 307 : 게이트 절연막
308 : 제1 게이트 전도막 309 : 제2 게이트 전도막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 3게이트 핀셀 트랜지스터(3-Gate Fin Cell Transistor)의 제조 공정에 관한 것이다.
반도체 산업에서 웨이퍼(Wafer)당 생산할 수 있는 칩(Chip) 또는 다이(Die)의 숫자가 많을수록 원가경쟁에서 우위를 점할 수 있게 됨으로써 그 숫자를 늘리려는 노력은 어느 업체어서든 끊임없이 추구되는 방향이라 할 수 있다. 이러한 추세를 구현하기 위한 가장 직접적인 방법 중의 하나가 소자의 크기를 줄이는 것이다. 다시말해, 반도체 산업계에서는 경쟁적으로 회로의 선폭을 줄이는 작업을 전개하고 있다. 그러나 선폭을 줄임으로써 생기는 폐해들로 SCE(Short Channel Effect), PTB(Punch Through Breakdown), DIBL(Drain Induced Barrier Lowering) 및 GIDL(Gate Induced Drain Leakage)이 발생하였다.
상기의 폐해를 해결하기 위해 트랜지스터의 채널 또는 소스/드레인 정션 부분에 불순물의 이온주입 농도를 조절하게 되는 것이 현재의 추세이다. 그러나 상기의 해결책은 낮은 채널 전류를 가져오게 됨으로써 극복되어야 할 새로운 문제점을 안고 있다. 따라서, 상기의 문제점을 해결하기 위해 3게이트 핀셀 트랜지스터(3-Gate Fin Cell Transistor)를 형성하는데, 상기 3게이트 핀셀 트랜지스터는 채널 전류를 늘리기 위한 방안이나, 문턱전압이 낮다는 것이 새로운 문제점으로 나타나 고 있다.
종래의 핀 형태의 3게이트 핀셀 트랜지스터의 경우, 우수한 SCE 방지 현상을 가짐과 동시에 높은 채널 전류를 확보함으로써 소자의 고집적화와 특성 열화의 방지를 동시에 기할 수 있는 기술이다. 특히, 다마신(Damascine) 방식을 이용한 BT트랜지스터(Body Tied Transistor)의 경우 게이트 전극 형성을 위한 식각 공정이 용이한 기술로서 각광받고 있는 기술이다.
상기 핀 형태를 갖는 3게이트 핀셀 트랜지스터의 채널 넓이인 핀 활성영역의 두께가 얇아지게되면 SS(Subthreshold Swing), DIBL 및 GIDL 특성이 향상되므로써 누설 전류 및 SCE를 개선할 수 있으나, 문턱 전압이 낮아지는 문제점이 발생된다.
종래 기술에 따른 3게이트 핀셀 트랜지스터에 바이어스 전압을 인가하게 되면, 핀 활성영역의 상부 모서리 부분에 일렉트릭 필드(Electric Field)가 집중되기 때문에, 원하는 값보다 낮은 문턱 전압이 형성되고, 상기 낮은 문턱 전압으로 인한 누설 전류가 증가된다.
상기 누설 전류를 감소시키기 위해 채널의 도핑(Doping) 농도를 증가시키는데, 이 것은 리프레쉬(Refresh) 타임의 감소를 유발시키는 문제점이 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 핀 트랜지스터의 활성영역 상부 양에지 부분에 집중되는 일랙트릭 필드에 의해 낮아지는 문턱 전압의 결함을 해결하고, 하나의 반도체 기판에서 핀 트랜지스터 및 플레 너 트랜지스터를 함께 형성하는 시, 상기 낮은 문턱 전압의 결함을 해결하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판을 선택적 식각하여 형성된 핀 활성영역, 상기 핀 활성영역의 하부 양측벽에 형성된 소자분리막, 상기 핀 활성영역을 감싸는 게이트 절연막, 상기 핀 활성영역의 측벽 부분에 형성된 제1 게이트 전도막 및 상기 핀 활성영역의 상부 부분에 형성되고, 상기 제1 게이트 전도막보다 워크펑션이 더 큰 제2 게이트 전도막을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 핀 활성영역의 예정영역 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계, 상기 패드 질화막을 식각 장벽으로 상기 반도체 기판을 식각하여 핀 활성영역을 형성하는 단계, 상기 핀 활성영역의 하부 양측벽에 소자분리막을 형성하는 단계, 상기 패드 질화막을 제거하는 단계, 상기 핀 활성영역의 상부 부분과 양측벽 부분에 유전막을 형성하는 단계, 상기 게이트 절연막의 양측벽에 제1 게이트 전도막을 형성하는 단계 및 상기 게이트 절연막의 상부 표면에 상기 제1 게이트 전도막보다 워크펑션이 더 큰 제2 게이트 전도막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
또한, 핀 트랜지스터 영역과 플레너 트랜지스터 영역으로 구분된 반도체 기판을 준비하는 단계, 상기 반도체 기판 상의 소자분리영역을 오픈하는 패드 산화막 및 패드 질화막을 형성하는 단계, 상기 패드 질화막을 식각 장벽으로 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계, 상기 트랜치를 매립하여 소자분리막을 형성하는 단계, 상기 핀 트랜지스터 영역의 상기 소자분리막을 선택적 식각하여 활성영역을 오픈하는 단계, 상기 패드 질화막을 제거하는 단계, 상기 플레너 트랜지스터 영역의 상기 패드 산화막을 제거하는 단계, 상기 핀 트랜지스터 영역의 상기 활성영역의 측벽 부분, 상부 부분 및 상기 플레너 트랜지스터의 상기 활성영역 상에 유전막을 형성하는 단계, 상기 핀 트랜지스터 영역의 상기 유전막의 양측벽 및 상기 플레너 트랜지스터의 상기 유전막 상에 제1 게이트 전도막을 형성하는 단계 및 상기 핀 트랜지스터 영역의 상기 유전막 상부 표면 및 상기 제1 게이트 전도막 상과 상기 플레너 트랜지스터의 상기 제1 게이트 전도막 상에 상기 제1 게이트 전도막 보다 워크 펑션이 높은 제2 게이트 전도막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 3게이트 핀셀 트랜지스터를 나타낸 단면도이다.
도 1을 참조하여, 반도체 기판(101)을 선택적 식각하여 형성된 핀 활성영역(102)이 있고, 상기 핀 활성영역(102)의 하부 양측벽에 형성된 소자분리막(103)이 있다.
계속해서, 상기 핀 활성영역(102)을 감싸는 유전막(105)이 형성되어 있고, 상기 핀 활성영역(102)의 상부와 상기 유전막(105) 사이에 상기 핀 활성영역(102)의 형성 공정시 식각 장벽으로 사용된 패드 산화막(104)이 위치하는데, 상기 유전막(105)과 상기 패드 산화막(104)은 게이트 절연막(106)의 역할을 한다. 이때, 상기 게이트 절연막(106)은 상기 핀 활성영역(102)의 양측벽 보다 상기 핀 활성영역(102)의 상부의 두께가 더 두껍다.
계속해서, 상기 핀 활성영역(102)의 양측벽 부분에 제1 게이트 전도막(107)이 형성되어 있고, 상기 핀 활성영역(102)의 상부 부분에 상기 제1 게이트 전도막(107) 보다 워크펑션이 더 큰 제2 게이트 전도막(108)이 형성되어 있다.
이때, 상기 제2 게이트 전도막(108)은 워크펑션이 4.2~6eV인 것이 바람직하다.
도 2a 내지 도 2e는 본 발명에 따른 3게이트 핀셀 트랜지스터의 제조 공정을 나타낸 단면도이다.
본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(201)의 핀 활성영역의 예정 영역 상에 패드 산화막(203) 및 패드 질화막(204)을 형성한다.
이때, 상기 패드 산화막(203)은 두께가 50~200Å인 것이 바람직하다.
이어서, 상기 패드 산화막(203) 및 상기 패드 질화막(204)을 식각 장벽으로 상기 반도체 기판(201)을 식각하여 핀 활성영역(202) 및 상기 핀 활성영역(202)의 양측 부분에 트랜치를 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 트랜치를 매립하는 소자분리막 (205)을 형성한 후, 소자분리막(205)에 대한 화학적기계적연마(CMP) 공정을 수행하여 상기 소자분리막(205)을 평탄화 한다.
이어서, 상기 핀 트랜지스터 영역(fin)의 핀 활성영역(202)의 양측벽 부분의 상기 소자분리막(205)중 일부를 식각하여 상기 핀 활성영역(202)의 측벽면 일부를 노출시킨다. 이후, 상기 상기 핀 트랜지스터 영역(fin) 상기 패드 질화막(204)을 제거한다.
다음으로 도 2c에 도시된 바와 같이, 상기 노출된 상기 핀 활성영역(202)의 양측벽면 및 상부 표면에 유전막(206)을 형성한다.
이때, 상기 핀 활성영역(202)을 형성하기 위한 상기 반도체 기판(201)의 식각 공정시 식각 장벽으로 사용되었던 상기 패드 산화막(203)과 상기 유전막(206)은 게이트 절연막(207)이 된다.
그리고, 상기 유전막(206)은 상기 패드 산화막(203)과 같은 물질인 것이 바람직하다.
다음으로, 도 2d에 도시된 바와 같이, 상기 게이트 절연막(207)이 형성된 기판 상에 제1 게이트 전도막(208)을 증착한다.
이어서, 상기 제1 게이트 전도막(208)에 대한 화학적기계적연마(CMP) 공정을 수행하여 상기 게이트 절연막(207)의 상부가 노출되도록 평탄화 한다.
다음으로, 도 2e에 도시된 바와 같이, 노출된 상기 게이트 절연막(207)의 상부 표면 및 평탄화된 상기 제1 게이트 전도막(208) 상에 상기 제1 게이트 전도막(208) 보다 워크펑션이 더 큰 제2 게이트 전도막(209)을 증착한 후, 선택적 식각하 여 게이트 패턴을 형성한다.
이때, 상기 제2 게이트 전도막(2090은 워크펑션이 4.2~6eV인 것이 바람직하다.
상술한 바와 같이 본 발명은, 패드 산화막(203)과 유전막(206)이 게이트 절연막(207)이 되므로, 상기 핀 활성영역(202)의 양측벽면 보다 상기 핀 활성영역(202)의 상부 표면에 형성된 게이트 절연막(207)의 두께가 두껍게 형성되어, 종래의 상기 핀 활성영역(202)의 상부 양측 에지부분에 일랙트릭 필드가 집중되어 문턱 전압이 낮아지는 문제점을 해결한다.
또한, 게이트 전도막으로써, 제1 게이트 전도막(208) 상부 및 게이트 절연막(207)의 상부에 워크펑션이 더 큰 제2 게이트 전도막(209)을 형성함으로써, 상기 문턱 전압이 낮아지는 문제점을 해결한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 3a에 도시된 바와 같이, 핀 트랜지스터 영역(fin)과 플레너 트랜지스터 영역(planar)으로 구분되는 반도체 기판(301)에 소자분리용 트랜치를 형성하기 위해 소자분리영역을 오픈하는 패드 산화막(303) 및 패드 질화막(304)을 순차적으로 형성한다.
이때, 상기 패드 산화막(303)은 두께가 50~200Å인 것이 바람직하다.
이어서, 상기 패드 산화막(303) 및 패드 질화막(304)을 식각 장벽으로 상기 반도체 기판(301)을 식각하여 트랜치, 핀 활성영역(302a) 및 플레너 활성영역 (302b)를 형성한다.
이어서, 상기 트랜치를 매립하는 소자분리막(305)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 핀 트랜지스터 영역(fin)의 핀 활성영역(302a)의 양측벽 부분의 상기 소자분리막(305)중 일부를 식각하여 상기 핀 활성영역(302a)의 측벽면 일부를 노출시킨다. 이후, 상기 상기 핀 트랜지스터 영역(fin)과 플레너 트랜지스터 영역(planar)의 상기 패드 질화막(304)을 제거한다.
다음으로, 도 3c에 도시된 바와 같이, 상기 플레너 트랜지스터 영역(planar)의 상기 패드 산화막(303)만을 제거한다.
이어서, 상기 플레너 트랜지스터 영역(planar)의 활성화 영역과 상기 핀 트랜지스터 영역(fin)의 상기 핀 활성영역(302a)의 양측벽면과 상기 상기 패드 산화막(303) 상부에 유전막(306)을 형성한다.
이때, 상기 핀 트랜지스터 영역(fin)의 상기 패드 산화막(303) 및 유전막(306)은 게이트 절연막(307)이 된다. 또한, 상기 플레너 트랜지스터 영역(planar)의 상기 유전막(306)도 게이트 절연막(306)이 된다.
이때, 상기 유전막(306)은 상기 패드 산화막(303)과 같은 물질인 것이 바람직하다.
이어서, 상기 유전체막(306)을 형성한 기판의 전체 구조 상에 제1 게이트 전도막(308)을 증착 한다.
다음으로, 도 3d에 도시된 바와 같이, 상기 제1 게이트 전도막(308)에 대한 화학적기계적연마(CMP) 공정을 수행하여 핀 트랜지스터 영역(fin)의 상기 게이트 절연막(307)의 상부 표면을 노출시킨다.
이어서, 상기 게이트 절연막(307)이 노출된 기판의 전체 구조 상에 제2 게이트 전도막(309)을 증착한다.
이때, 상기 제2 게이트 전도막(309)은 상기 제1 게이트 전도막(308)보다 워크펑션이 큰 것이 바람직하다.
또한, 상기 제2 게이트 전도막(308)은 워크펑션이 4.2~6eV인 것이 바람직하다.
다음으로, 도 3e에 도시된 바와 같이, 상기 제2 게이트 전도막(309), 제1 게이트 전도막(308)을 선택적 식각하여 상기 핀 트랜지스터 영역(fin) 및 상기 플레너 트랜지스터 영역(planar)에 게이트 패턴을 형성한다.
상술한 바와 같이 본 발명은, 하나의 반도체 기판(301)에 핀 트랜지스터 및 플레너 트랜지스터를 형성할 시, 종래의 상기 핀 트랜지스터의 상기 핀 활성영역(302a)의 상부 양측 에지에 집중되는 일랙트릭 필드에 의해 문턱전압이 낮아지는 결함을 해결하기 위하여 상기 핀 활성영역(302a)을 형성하기 위한 식각 공정시 식각 장벽으로 사용된 패드 산화막(303)과 후속 유전막(306)으로 게이트 절연막(307)을 형성하여 상기 핀 활성영역(302a)의 상부의 상기 게이트 절연막(307)의 두께를 두껍게 한다.
그리고, 게이트 전도막으로써, 상기 제1 게이트 전도막(308) 보다 워크펑션이 더 큰 상기 제2 게이트 전도막(309)을 상기 게이트 절연막(307)의 상부 표면에 형성하여 상기 핀 활성영역(302a)의 상부 양측 에지부분에 집중되는 일랙트릭 필드 에 의해 문턱전압이 낮아지는 문제점을 해결한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 핀 트랜지스터의 활성영역 상부 양에지 부분에 집중되는 일랙트릭 필드에 의해 낮은 문턱 전압이 형성되는 결함을 해결하기 위해, 상기 활성영역의 상부 에지부분의 게이트 절연막의 두께를 상기 활성영역의 양측벽 부분의 게이트 절연막의 두께보다 더 두껍게 형성한다.
그리고, 상기 핀 트랜지스터의 활성영역 상부 부분과 측벽 부분의 게이트 전도막의 워크 펑션을 달리하여 상기 낮은 문턱 전압의 문제점을 해결한다. 이때, 상기 게이트 전도막은 상기 활성영역의 측벽 부분 보다 상부 부분의 워크 펑션이 높은 것이 바람직하다.
따라서, 상기 낮은 문턱 전압으로 인한 소자의 신뢰성이 떨어지는 문제점을 해결하고, 상기 핀 트랜지스터와 플래너 트랜지스터를 한 기판에 형성할시 상기 플래너 트랜지스터엔 얇게 게이트 절연막(유전막)을 형성할 수 있어 소자의 스피드를 올릴수 있는 효과를 갖는다.

Claims (13)

  1. 반도체 기판을 선택적 식각하여 형성된 핀 활성영역;
    상기 핀 활성영역의 하부 양측벽에 형성된 소자분리막;
    상기 핀 활성영역을 감싸는 게이트 절연막;
    상기 핀 활성영역의 측벽 부분에 형성된 제1 게이트 전도막; 및
    상기 핀 활성영역의 상부 부분에 형성되고, 상기 제1 게이트 전도막보다 워크펑션이 더 큰 제2 게이트 전도막
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 절연막은 상기 핀 활성영역의 측벽 부분 보다 상부에서 더 두껍게 형성된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 게이트 전도막은 워크펑션이 4.2~6eV인 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 상에 핀 활성영역의 예정영역 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막을 식각 장벽으로 상기 반도체 기판을 식각하여 핀 활성영역을 형성하는 단계;
    상기 핀 활성영역의 하부 양측벽에 소자분리막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 핀 활성영역의 상부 부분과 양측벽 부분에 유전막을 형성하는 단계;
    상기 게이트 절연막의 양측벽에 제1 게이트 전도막을 형성하는 단계; 및
    상기 게이트 절연막의 상부 표면에 상기 제1 게이트 전도막보다 워크펑션이 더 큰 제2 게이트 전도막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 유전막은 상기 패드 산화막과 함께 게이트 절연막의 역할을 하며 상기 게이트 절연막은 상기 핀 활성영역의 측벽 부분 보다 상부에서 더 두꺼운 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 패드 산화막은 두께가 50~200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제4항에 있어서,
    상기 유전막은 상기 패드 산화막과 같은 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제4항에 있어서,
    상기 제2 게이트 전도막은 워크펑션이 4.2~6eV인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 핀 트랜지스터 영역과 플레너 트랜지스터 영역으로 구분된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상의 소자분리영역을 오픈하는 패드 산화막 및 패드 질화막을 형성하는 단계;
    상기 패드 질화막을 식각 장벽으로 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계;
    상기 트랜치를 매립하여 소자분리막을 형성하는 단계;
    상기 핀 트랜지스터 영역의 상기 소자분리막을 선택적 식각하여 활성영역을 오픈하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 플레너 트랜지스터 영역의 상기 패드 산화막을 제거하는 단계;
    상기 핀 트랜지스터 영역의 상기 활성영역의 측벽 부분, 상부 부분 및 상기 플레너 트랜지스터의 상기 활성영역 상에 유전막을 형성하는 단계;
    상기 핀 트랜지스터 영역의 상기 유전막의 양측벽 및 상기 플레너 트랜지스터의 상기 유전막 상에 제1 게이트 전도막을 형성하는 단계; 및
    상기 핀 트랜지스터 영역의 상기 유전막 상부 표면 및 상기 제1 게이트 전도막 상과 상기 플레너 트랜지스터의 상기 제1 게이트 전도막 상에 상기 제1 게이트 전도막 보다 워크 펑션이 높은 제2 게이트 전도막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 핀 트랜지스터 영역의 상기 유전막은 상기 패드 산화막과 함께 게이트 절연막의 역할을 하며, 상기 게이트 절연막은 상기 핀 트랜지스터 영역의 활성영역의 양측벽부 보다 상기 활성영역의 상부의 두께가 더 두꺼운 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 패드 산화막은 두께가 50~200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 유전막과 상기 패드 산화막은 같은 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 제2 게이트 전도막은 워크펑션이 4.2~6eV인 것을 특징으로 하는 반도체 소자의 제조 방법.
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