CN113394168B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括相邻接的第一区域和第二区域，第一区域用于形成第一型晶体管，第二区域用于形成第二型晶体管，第一型晶体管的导电类型与第二型晶体管的导电类型不同；在第一区域的基底上形成具有第一型离子的第一掺杂层；在第二区域的基底上形成具有第二型离子的第二掺杂层；去除第一掺杂层和第二掺杂层交界处的第一掺杂层和第二掺杂层，形成露出基底的开口；形成开口后，在第一掺杂层上形成第一半导体沟道柱，在第二掺杂层上形成第二半导体沟道柱的过程中，第一掺杂层中的第一型离子不易扩散到第二掺杂层，第二掺杂层中的第二型离子不易扩散到第一掺杂层，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括相邻接的第一区域和第二区域，所述第一区域用于形成第一型晶体管，所述第二区域用于形成第二型晶体管，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同；在所述第一区域的所述基底上形成第一掺杂层，所述第一掺杂层中掺杂有第一型离子；在所述第二区域的所述基底上形成第二掺杂层，所述第二掺杂层中掺杂有第二型离子；去除所述第一掺杂层和第二掺杂层交界处的所述第一掺杂层和第二掺杂层，形成露出所述基底的开口；形成所述开口后，在所述第一掺杂层上形成第一半导体沟道柱，在所述第二掺杂层上形成第二半导体沟道柱。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括相邻接的第一区域和第二区域，所述第一区域用于形成第一型晶体管，所述第二区域用于形成第二型晶体管，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同；第一掺杂层，位于所述第一区域的所述基底上，所述第一掺杂层中掺杂有第一型离子；第二掺杂层，位于所述第二区域的所述基底上，所述第二掺杂层中掺杂有第二型离子；开口，位于所述第一区域和第二区域的交界处，所述开口由所述第一掺杂层、第二掺杂层和所述基底围成；半导体材料层，位于所述开口中、以及所述第一掺杂层和第二掺杂层上，所述半导体材料层用于经刻蚀后形成位于所述第一掺杂层上的第一半导体沟道柱、以及位于所述第二掺杂层上的第二半导体沟道柱。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同，在所述第一区域的所述基底上形成第一掺杂层，所述第一掺杂层中掺杂有第一型离子，在所述第二区域的所述基底上形成第二掺杂层，所述第二掺杂层中掺杂有第二型离子，相应的所述第二型离子的导电类型与所述第一型离子的导电类型不同；去除所述第一掺杂层和第二掺杂层交界处的部分横向尺寸的所述第一掺杂层和第二掺杂层，形成露出所述基底的开口，从而使所述第一掺杂层和第二掺杂层相互间隔，进而在后续具有一定工艺温度的工艺过程中，例如在形成第一半导体沟道柱和第二半导体沟道柱的过程中，第一掺杂层中的第一型离子不易扩散到第二掺杂层，不易与第二型离子发生中和，第二掺杂层中的第二型离子不易扩散到第一掺杂层，不易与第一型离子发生中和，使得所述第一掺杂层中的第一型离子的浓度，以及第二掺杂层中的第二型离子的浓度均较高，在半导体结构工作时，第一掺杂层和第二掺杂层中载流子的迁移速率较高，有利于提高半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤的结构示意图；
图6至图16是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
图1至图5，示出了一种半导体结构的形成方法中各步骤的结构示意图。
如图1所示，提供基底10；在所述基底10上形成第一掺杂层11，所述第一掺杂层11中掺杂有第一型离子；在所述第一掺杂层11露出的所述基底10上，形成第二掺杂层12，所述第二掺杂层12中掺杂有第二型离子，所述第二型离子的导电类型与所述第一型离子的导电类型不同。
需要说明的是，通常所述第一掺杂层11和第二掺杂层12通过离子注入的方式形成。
如图2所示，对所述第一掺杂层11和第二掺杂层12进行退火处理20，用于修复第一掺杂层11和第二掺杂层12的晶格损伤。
如图3所示，在所述第一掺杂层11上形成第一半导体沟道柱13，在所述第二掺杂层12上形成第二半导体沟道柱14。
所述第一半导体沟道柱13和第二半导体沟道柱14的形成步骤通常包括：采用选择性外延生长工艺在所述第一掺杂层11以及第二掺杂层12上形成半导体材料层(图中未示出)；刻蚀所述半导体材料层，位于所述第一掺杂层11上剩余的所述半导体材料层作为所述第一半导体沟道柱13，位于所述第二掺杂层12上剩余的所述半导体材料层作为所述第二半导体沟道柱14。
如图4所示，以垂直于所述第一掺杂层11和第二掺杂层12交界面的方向为横向，去除所述第一掺杂层11和第二掺杂层12交界处的部分横向尺寸的所述第一掺杂层11和第二掺杂层12，以及部分厚度的所述基底10，在所述基底10中形成凹槽15。
如图5所示，形成覆盖所述凹槽15，以及所述第一半导体沟道柱13和第二半导体沟道柱14部分侧壁的隔离层16。
第一掺杂层11和第二掺杂层12通过离子注入形成，所述第一掺杂层11和第二掺杂层12中存在晶格损伤，退火处理20用以修复第一掺杂层11和第二掺杂层12中的晶格损伤，为后续在第一掺杂层11和第二掺杂层12上采用选择性外延生长工艺形成半导体材料层提供良好的界面态，但退火过程中，第一掺杂层11中的第一型离子会扩散到第二掺杂层12，与第二型离子发生中和，第二掺杂层12中的第二型离子会扩散到第一掺杂层11，与第一型离子发生中和，导致所述第一掺杂层11中的第一型离子的浓度以及第二掺杂层12中的第二型离子的浓度降低，在半导体结构工作时，第一掺杂层11和第二掺杂层12中载流子的迁移速率较低，导致半导体结构的电学性能不佳。
为了解决所述技术问题，发明实施例提供的半导体结构的形成方法中，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同，在所述第一区域的所述基底上形成第一掺杂层，所述第一掺杂层中掺杂有第一型离子，在所述第二区域的所述基底上形成第二掺杂层，所述第二掺杂层中掺杂有第二型离子，相应的所述第二型离子的导电类型与所述第一型离子的导电类型不同；去除所述第一掺杂层和第二掺杂层交界处的部分横向尺寸的所述第一掺杂层和第二掺杂层，形成露出所述基底的开口，从而使所述第一掺杂层和第二掺杂层相互间隔，进而在后续具有一定工艺温度的工艺过程中，例如在形成第一半导体沟道柱和第二半导体沟道柱的过程中，第一掺杂层中的第一型离子不易扩散到第二掺杂层，不易与第二型离子发生中和，第二掺杂层中的第二型离子不易扩散到第一掺杂层，不易与第一型离子发生中和，使得所述第一掺杂层中的第一型离子的浓度，以及第二掺杂层中的第二型离子的浓度均较高，在半导体结构工作时，第一掺杂层和第二掺杂层中载流子的迁移速率较高，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图6至图16是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，提供基底100，包括相邻接的第一区域I和第二区域II，所述第一区域I用于形成第一型晶体管，所述第二区域II用于形成第二型晶体管，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同。
所述基底100为后续形成半导体结构提供工艺基础。
本实施例中，基底100为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。
本实施例中，所述第一区域I用于形成NMOS(Negative channelMetalOxideSemiconductor)晶体管，在NMOS晶体管工作时，载流子为电子；所述第二区域II用于形成PMOS(Positive Channel Metal Oxide Semiconductor)晶体管，在PMOS工作时，载流子为空穴。其他实施例中，所述第一区域I还可以用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。
参考图7和图8，在所述第一区域I的所述基底100上形成第一掺杂层101(如图8所示)，所述第一掺杂层101中掺杂有第一型离子。
本实施例中，第一掺杂层101作为所述第一型晶体管的源极。其他实施例中，第一掺杂层还可以作为第一型晶体管的漏极。
本实施例中，所述半导体结构用于形成NMOS，所述第一掺杂层101的材料相应为掺杂第一型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂第一型离子，使第一型离子取代晶格中硅原子的位置，掺入的第一型离子越多，多子的浓度就越高，导电性能也就越强。具体的，第一型离子为N型离子，N型离子包括P、As或Sb。
所述第一掺杂层101的形成步骤包括：如图7所示，采用选择性外延生长工艺(selective epitaxy growth，SEG)在所述基底100上形成第一外延层(图中未示出)，在选择性外延生长的过程中，对所述第一外延层进行原位掺杂，形成第一掺杂材料层102；在所述第一掺杂材料层102上形成第二掩膜层103。
选择性外延生长工艺得到的第一外延层的纯度高、缺陷少，有利于提高所述第一掺杂材料层102的形成质量，相应的所述第一掺杂层101的形成质量高，能够为后续形成半导体材料层提供良好的界面态，从而有利于优化半导体结构的电学性能。
所述原位掺杂相比于离子注入可以提高第一掺杂层101中掺杂离子的激活率，从而后续形成在第一区域I中的NMOS晶体管工作时，载流子的迁移速率较高，有利于提高半导体结构的电学性能。
本实施例中，所述第一掺杂材料层102与所述第二掩膜层103具有较大的刻蚀选择比，在以所述第二掩膜层103为掩膜刻蚀形成所述第一掺杂层101的过程中，所述第二掩膜层103的损伤较小。
具体的，所述第二掩膜层103的材料包括氮化硅、碳氮化硅、碳氮氧化硅和氮氧化硅。本实施例中，所述第二掩膜层103的材料包括氮化硅。后续通过选择性外延生长工艺形成第二外延层的过程中，第二外延层的材料在所述第二掩膜层103上的粘附性较弱，第二外延层不易外延生长在第二掩膜层103上，不用花费多余的工艺操作去除所述第二掩膜层103上的第二外延层，有利于简化半导体结构的形成过程。
如图8所示，以所述第二掩膜层103为掩膜刻蚀所述第一掺杂材料层102，剩余的所述第一掺杂材料层102作为所述第一掺杂层101。
本实施例中，以所述第二掩膜层103为掩膜，采用干法刻蚀工艺刻蚀所述第一掺杂材料层102。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一掺杂层101的形貌满足工艺需求，且采用干法刻蚀工艺刻蚀所述第一掺杂材料层102的过程中，以所述基底100的顶部为刻蚀停止位置，可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
参考图9，在所述第二区域II的所述基底100上形成第二掺杂层104，所述第二掺杂层104中掺杂有第二型离子。
本实施例中，第二掺杂层104作为所述第二型晶体管的源极。其他实施例中，第二掺杂层还可以作为第二型晶体管的漏极。
本实施例中，所述半导体结构用于形成PMOS，所述第二掺杂层104的材料相应为掺杂第二型离子的锗化硅。本实施例通过在锗化硅中掺杂第二型离子，使第二型离子取代晶格中硅原子的位置，掺入的第二型离子越多，多子的浓度就越高，导电性能也就越强。具体的，第二型离子为P型离子，第二型离子包括B、Ga或In。
所述第二掺杂层104的形成步骤包括：采用选择性外延生长工艺在所述第二掩膜层103露出的所述基底上形成第二外延层，在选择性外延生长的过程中，对所述第二外延层进行原位掺杂，形成所述第二掺杂层104。
选择性外延生长工艺得到的第二外延层的纯度高、缺陷少，有利于提高所述第二掺杂层104的形成质量，能够为后续形成半导体材料层提供良好的界面态，从而有利于优化半导体结构的电学性能。
所述原位掺杂相比于离子注入可以提高第二掺杂层104中掺杂离子的激活率，从而后续形成在第二区域II中的PMOS晶体管工作时，载流子的迁移速率较高，有利于提高半导体结构的电学性能。
所述半导体结构的形成方法还包括：形成所述第二掺杂层104后，去除所述第二掩膜层103。
去除所述第二掩膜层103为后续去除所述第一掺杂层101和第二掺杂层104交界处的所述第一掺杂层101和第二掺杂层104，形成露出所述基底100的开口做准备。
在其他实施例中，所述第一掺杂层的形成步骤包括：采用选择性外延生长工艺在所述基底上形成第一外延层；对所述第一外延层进行离子注入，形成所述第一掺杂材料层；在所述第一掺杂材料层上形成掺杂第二掩膜层；以所述第二掩膜层为掩膜刻蚀所述第一掺杂材料层，剩余的所述第一掺杂材料层作为所述第一掺杂层。
相应的，所述第二掺杂层的形成步骤包括：采用选择性外延生长工艺在所述第二掩膜层露出的所述基底上形成第二外延层；以所述第二掩膜层为掩膜，对所述第二外延层进行离子注入，形成所述第二掺杂层。
离子注入具有操作简单，工艺成本低等特点。
所述半导体结构形成方法还包括：形成所述第二掺杂层后，去除所述第二掩膜层。
去除所述第二掩膜层，为后续对所述第一掺杂层和第二掺杂层进行退火工艺做准备。
参考图10，去除所述第一掺杂层101和第二掺杂层104交界处的所述第一掺杂层101和第二掺杂层104，形成露出所述基底100的开口105。
所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同，在所述第一区域II的所述基底100上形成第一掺杂层101，所述第一掺杂层101中掺杂有第一型离子，在所述第二区域II的所述基底100上形成第二掺杂层104，所述第二掺杂层104中掺杂有第二型离子，相应的所述第二型离子的导电类型与所述第一型离子的导电类型不同；去除所述第一掺杂层101和第二掺杂层104交界处的部分横向尺寸的所述第一掺杂层101和第二掺杂层104，形成露出所述基底100的开口105，从而使所述第一掺杂层101和第二掺杂层104相互间隔，进而在后续具有一定工艺温度的工艺过程中，例如在形成第一半导体沟道柱和第二半导体沟道柱的过程中，第一掺杂层101中的第一型离子不易扩散到第二掺杂层104，不易与第二型离子发生中和，第二掺杂层104中的第二型离子不易扩散到第一掺杂层101，不易与第一型离子发生中和，使得所述第一掺杂层101中的第一型离子的浓度，以及第二掺杂层104中的第二型离子的浓度均较高，在半导体结构工作时，第一掺杂层101和第二掺杂层104中载流子的迁移速率较高，有利于提高半导体结构的电学性能。
垂直于所述第一掺杂层101和第二掺杂层104交界面的方向为横向，形成所述开口105的步骤包括：形成覆盖所述第一掺杂层101和第二掺杂层104的第一掩膜层(图中未示出)，所述第一掩膜层具有掩膜开口(图中未示出)，所述掩膜开口露出第一掺杂层101和第二掺杂层104交界处的部分横向尺寸的所述第一掺杂层101和第二掺杂层104；以所述第一掩膜层为掩膜刻蚀所述掩膜开口露出的所述第一掺杂层101和第二掺杂层104，形成所述开口105。
本实施例中，以所述第一掩膜层为掩膜，采用干法刻蚀工艺刻蚀第一掺杂层101和第二掺杂层104交界处的部分横向尺寸的所述第一掺杂层101和第二掺杂层104。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使开口105的形貌满足工艺需求，且采用干法刻蚀工艺刻蚀交界处的部分横向尺寸的所述第一掺杂层101和第二掺杂层104的过程中，以所述基底100的顶部为刻蚀停止位置。
需要说明的是，以所述第一掩膜层为掩膜刻蚀所述交界处的所述第一掺杂层101和第二掺杂层104的过程中，为保证将所述第一掺杂层101和第二掺杂层104之间的区域完全断开，避免因各区域刻蚀速率不一致而引起的刻蚀不足的问题，会过刻蚀部分厚度的所述基底100。
以垂直于所述第一区域I和第二区域II交界面的方向为横向，形成所述开口105的步骤中，去除的所述第一掺杂层101的横向尺寸与去除的所述第二掺杂层104的横向尺寸相等。
若形成开口105的过程中，去除的所述第一掺杂层101横向尺寸过多的多于去除的所述第二掺杂层104的横向尺寸，在半导体结构工作时，易导致第一掺杂层101对NMOS中沟道的应力较小，导致NMOS中载流子的迁移速率较低；若形成开口105的过程中，去除的所述第二掺杂层104横向尺寸过多的多于去除的所述第一掺杂层101的横向尺寸，在半导体结构工作时，易导致第二掺杂层104对PMOS中沟道的应力较小，导致PMOS中载流子的迁移速率较低。
需要说明的是，以垂直于所述第一区域I和第二区域II交界面的方向为横向，形成露出所述基底100的开口105的过程中，所述开口105的横向尺寸不宜过大，也不宜过小。若所述开口105的横向尺寸过大，相应的形成所述开口105的工艺时间过长，且易导致所述第一掺杂层101和第二掺杂层104的横向尺寸较小，后续在所述第一掺杂层101上形成第一半导体沟道柱，在所述第二掺杂层104上形成第二半导体沟道柱，在半导体结构工作时，第一掺杂层101不易为NMOS晶体管的沟道提供足够的应力，导致第一区域I的NMOS晶体管中载流子的迁移速率较低，第二掺杂层104不易为PMOS晶体管的沟道提供足够的应力，导致第二区域II的PMOS晶体管中载流子的迁移速率较低。后续形成第一半导体沟道柱和第二半导体沟道柱的过程中，会在所述开口105中形成半导体材料层，若所述开口105的横向尺寸过小，相应的所述第一掺杂层101和第二掺杂层104之间的间隔较小，第一掺杂层101中的第一型离子易穿过开口105中的半导体材料层进入所述第二掺杂层104中，与第二型离子发生中和，第二掺杂层104中的第二型离子易穿过开口105中的半导体材料层进入所述第一掺杂层101中，与第一型离子发生中和，导致所述第一掺杂层101中的第一型离子的浓度，以及第二掺杂层104中的第二型离子的浓度均较低，在半导体结构工作时，第一掺杂层101和第二掺杂层104中载流子的迁移速率较低，不利于提高半导体结构的电学性能。本实施例中，所述开口105的形成步骤中，所述开口105的横向尺寸为8纳米至30纳米。
需要说明的是，所述半导体结构的形成方法还包括：形成所述开口105后，去除所述第一掩膜层。
所述第一掺杂层101与所述第一掩膜层具有较大的刻蚀选择比；所述第二掺杂层104与所述第一掩膜层具有较大的刻蚀选择比。
具体的，所述第一掩膜层的材料包括氮化硅、碳氮化硅、碳氮氧化硅和氮氧化硅。本实施例中，所述第一掩膜层的材料包括氮化硅。
参考图11和图12，形成所述开口105后，在所述第一掺杂层101上形成第一半导体沟道柱106，在所述第二掺杂层104上形成第二半导体沟道柱107。
在半导体结构工作时，所述第一半导体沟道柱106作为第一型晶体管的沟道，第二半导体沟道柱107作为第二型晶体管的沟道。
本实施例中，所述第一半导体沟道柱106和第二半导体沟道柱107的材料均为硅。其他实施例中，所述第一半导体沟道柱和第二半导体沟道柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述第一半导体沟道柱106和第二半导体沟道柱107的形成步骤包括：采用选择性外延生长工艺在所述第一掺杂层101以及第二掺杂层104上形成半导体材料层108；在所述半导体材料层108上形成第三掩膜层(图中未示出)；以所述第三掩膜层为掩膜刻蚀所述半导体材料层，位于所述第一掺杂层101上剩余的所述半导体材料层作为所述第一半导体沟道柱106，位于所述第二掺杂层104上剩余的所述半导体材料层108作为所述第二半导体沟道柱107。
选择性外延生长工艺得到的半导体材料层108的纯度高、缺陷少，有利于提高所述半导体材料层108的形成质量，能够为后续形成半导体材料层108提供良好的界面态，从而有利于优化半导体结构的电学性能。
所述半导体材料层108与所述第三掩膜层具有较大的刻蚀选择比。
具体的，所述第三掩膜层的材料包括氮化硅、碳氮化硅、碳氮氧化硅和氮氧化硅。本实施例中，所述第三掩膜层的材料包括氮化硅。
本实施例中，以所述第三掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述半导体材料层108。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一半导体沟道柱106和第二半导体沟道柱107的形貌满足工艺需求，且采用干法刻蚀工艺形成第一半导体沟道柱106的过程中，以所述第一掺杂层101的顶部为刻蚀停止位置，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题；采用干法刻蚀工艺形成第二半导体沟道柱107的过程中，以所述第二掺杂层104的顶部为刻蚀停止位置，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
需要说明的是，采用选择性外延生长工艺形成所述半导体材料层108的过程中，会有一定的工艺温度，但因为所述第一掺杂层101和第二掺杂层104相间隔，因此第一掺杂层101中的第一型离子不易扩散到第二掺杂层104，不易与第二型离子发生中和，第二掺杂层104中的第二型离子不易扩散到第一掺杂层101，不易与第一型离子发生中和，使得所述第一掺杂层101中的第一型离子的浓度，以及第二掺杂层104中的第二型离子的浓度均较高，在半导体结构工作时，第一掺杂层101和第二掺杂层104中载流子的迁移速率较高，有利于提高半导体结构的电学性能。
所述半导体结构的形成方法还包括：形成所述第一半导体沟道柱106和第二半导体沟道柱107后，去除所述第三掩膜层。
需要说明的是，采用选择性外延生长工艺在所述第一掺杂层101以及第二掺杂层104上形成半导体材料层108的过程中，所述半导体材料层108还填充于所述开口105(如图10所示)中。
刻蚀所述半导体材料层108，形成所述第一半导体沟道柱106和第二半导体沟道柱107后，位于所述开口105中剩余的所述半导体材料层108作为交界半导体层109。
其他实施例中，采用离子注入方式形成所述第一掺杂层和第二掺杂层。所述半导体结构的形成方法还包括：形成所述开口后，形成所述第一半导体沟道柱和第二半导体沟道柱前，对所述第一掺杂层和第二掺杂层进行退火处理。
退火处理能够激活第一掺杂层中的第一型离子和第二掺杂层中的第二型离子，修复离子注入过程中造成的晶格缺陷。
参考图13和图14，所述半导体结构的形成方法还包括：刻蚀去除所述交界半导体层109，形成所述开口105(如图10所示)；沿所述开口105刻蚀部分厚度的所述基底100，在所述基底100中形成沟槽111；在所述开口105和沟槽111中形成隔离层110(如图14所示)。
所述隔离层110用于电隔离第一晶体管和第二晶体管。
所述隔离层110的为绝缘材料。具体的，所述隔离层110的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层110的工艺难度和工艺成本。
本实施例中，所述交界半导体层109和基底100的材料均为硅，因此，所述开口105和沟槽111在一步刻蚀工艺中形成。
形成所述开口105的步骤包括：形成覆盖所述第一掺杂层101、第二掺杂层104、第一半导体沟道柱106以及第二半导体沟道柱107，且露出所述交界半导体层109的遮挡层；以所述遮挡层为掩膜刻蚀所述交界半导体层109，形成所述开口105。
形成所述沟槽111的步骤包括：形成所述开口105后，以所述遮挡层为掩膜继续刻蚀所述基底100，在所述基底100中，形成沟槽111。
本实施例中，采用干法刻蚀工艺去除所述交界半导体层109，形成所述开口105；采用干法刻蚀工艺刻蚀所述基底100，形成沟槽111。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述沟槽111的形貌满足工艺需求，且采用干法刻蚀工艺去除部分厚度的基底100，有利于精确控制所述沟槽111的深度，降低对其他膜层结构的损伤。
需要说明的是，形成所述隔离层110的步骤中，所述隔离层110还形成在所述第一掺杂层101和第二掺杂层104上，所述隔离层110覆盖所述第一半导体沟道柱106和第二半导体沟道柱107的部分侧壁。
位于所述第一掺杂层101上的隔离层110用于电隔离第一掺杂层101和后续形成在第一半导体沟道柱106上的第一栅极结构，位于第二掺杂层104上的隔离层110用于电隔离第二掺杂层104和后续形成在第二半导体沟道柱107上的第二栅极结构。
需要说明的是，刻蚀去除所述交界半导体层109的步骤中，还刻蚀与所述交界半导体层109相接触的部分横向尺寸的所述第一掺杂层101和第二掺杂层104，适于增大所述开口105的横向尺寸。
相应的，沿所述开口105刻蚀部分厚度的所述基底100，在所述基底100中形成沟槽111，形成的所述沟槽111的横向尺寸较大，从而形成在所述开口105和沟槽111中的隔离层110能够更好电隔离第一型晶体管和第二型晶体管。
需要说明的是，所述沟槽111的横向尺寸不宜过大，也不宜过小。若所述沟槽111的横向尺寸过大，相应的形成所述沟槽111的过程中会过多的刻蚀所述第一掺杂层101和第二掺杂层104，易导致在半导体结构工作时，第一掺杂层101不易为NMOS晶体管的沟道提供足够的应力，导致第一区域I的NMOS晶体管中载流子的迁移速率较低，第二掺杂层104不易为PMOS晶体管的沟道提供足够的应力，导致第二区域II的PMOS晶体管中载流子的迁移速率较低。若所述沟槽111的横向尺寸过小，形成在所述沟槽111中的所述隔离层110的横向尺寸较小，所述隔离层110不能很好的起到电隔离后续形成的第一晶体管和第二晶体管的作用。本实施例中，所述沟槽111的横向尺寸为10纳米至35纳米。
参考图15，所述半导体结构的形成方法还包括：形成所述隔离层110后，在所述第一半导体沟道柱106的侧壁上形成第一栅极结构112，在所述第二半导体沟道柱107的侧壁上形成第二栅极结构113。
在半导体结构工作时，第一栅极结构112用于控制第一半导体沟道柱106中沟道的开启与断开。
本实施例中，所述第一栅极结构112包括：第一功函数层1121和位于所述第一功函数层1121上的第一栅极层1122。
具体的，第一功函数层1121的材料包括铝化钛、碳化钽、铝和碳化钛中的一种或多种。第一栅极层1122的材料为镁钨合金。其他实施例中，第一栅电极材料层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
第二栅极结构113用于控制第二半导体沟道柱107中沟道的开启与断开。
本实施例中，所述第二栅极结构113包括：第二功函数层1131和位于所述第二功函数层1131上的第二栅极层1132。
具体的，第二功函数层1131的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。第二栅极层1132的材料为镁钨合金。其他实施例中，第二栅电极材料层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，所述半导体结构的形成方法还包括：栅介质层114，位于所述第一栅极结构112和所述第一半导体沟道柱106之间、所述第一栅极结构与所述隔离层110之间、所述第二栅极结构113和所述第二半导体沟道柱107之间，以及所述第二栅极结构113和所述隔离层110之间。
继续参考图15，所述半导体结构的形成方法还包括：在所述第一半导体沟道柱106的顶部形成第三掺杂层115；在所述第二半导体沟道柱107的顶部形成第四掺杂层116。
本实施例中，所述第三掺杂层115作为第一晶体管的漏极，第三掺杂层115和所述第一掺杂层101共同作为第一晶体管的源漏掺杂层；所述第四掺杂层116作为第二晶体管的漏极，第四掺杂层116和第二掺杂层104共同作为第二晶体管的源漏掺杂层。
继续参考图15，所述半导体结构的形成方法还包括：在所述隔离层110上形成层间介质层117，所述层间介质层117覆盖所述第一栅极结构112以及所述第二栅极结构113的侧壁，且露出所述第三掺杂层115和第四掺杂层116。
参考图16，所述半导体结构的形成方法还包括：在所述层间介质层117、第一栅极结构112、所述第二栅极结构113、第三掺杂层115以及第四掺杂层116上形成介电层118。
继续参考图16，所述半导体结构的形成方法还包括：形成贯穿所述介电层118、层间介质层117以及隔离层110和所述第一掺杂层101电连接的第一接触插塞119；形成贯穿介电层118与所述第三掺杂层115电连接的第二接触插塞120；形成贯穿介电层118和层间介质层117与所述第一栅极结构112和第二栅极结构113电连接的第三接触插塞121；形成贯穿介电层118与所述第四掺杂层116电连接的第四接触插塞122；形成贯穿所述介电层118、层间介质层117以及隔离层110和所述第二掺杂层104电连接的第五接触插塞123。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底100，包括相邻接的第一区域I和第二区域II，所述第一区域I用于形成第一型晶体管，所述第二区域II用于形成第二型晶体管，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同；第一掺杂层101，位于所述第一区域I的所述基底100上，所述第一掺杂层101中掺杂有第一型离子；第二掺杂层104，位于所述第二区域II的所述基底100上，所述第二掺杂层104中掺杂有第二型离子；开口105(如图10所示)，位于所述第一区域I和第二区域II的交界处，所述开口105由所述第一掺杂层101、第二掺杂层104和所述基底100围成；半导体材料层108，位于所述开口105中、以及所述第一掺杂层101和第二掺杂层104上，所述半导体材料层108用于经刻蚀后形成位于所述第一掺杂层101上的第一半导体沟道柱、以及位于所述第二掺杂层104上的第二半导体沟道柱。
所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同，所述第一掺杂层101中掺杂有第一型离子，所述第二掺杂层104中掺杂有第二型离子，相应的所述第二型离子的导电类型与所述第一型离子的导电类型不同；所述开口105使所述第一掺杂层101和第二掺杂层104相互间隔，进而在具有一定工艺温度的工艺过程中，例如在形成半导体材料层108的过程中，第一掺杂层101中的第一型离子不易扩散到第二掺杂层104，不易与第二型离子发生中和，第二掺杂层104中的第二型离子不易扩散到第一掺杂层101，不易与第一型离子发生中和，使得所述第一掺杂层101中的第一型离子的浓度，以及第二掺杂层104中的第二型离子的浓度均较高，在半导体结构工作时，第一掺杂层101和第二掺杂层104中载流子的迁移速率较高，有利于提高半导体结构的电学性能。
本实施例中，基底100为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。
本实施例中，所述第一区域I用于形成NMOS晶体管，在NMOS晶体管工作时，载流子为电子；所述第二区域II用于形成PMOS晶体管，在PMOS工作时，载流子为空穴。其他实施例中，所述第一区域I还可以用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。
第一掺杂层101作为所述第一型晶体管的源极。其他实施例中，第一掺杂层还可以作为第一型晶体管的漏极。
本实施例中，所述半导体结构用于形成NMOS，所述第一掺杂层101的材料相应为掺杂第一型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂第一型离子，使第一型离子取代晶格中硅原子的位置，掺入的第一型离子越多，多子的浓度就越高，导电性能也就越强。具体的，第一型离子为N型离子，N型离子包括P、As或Sb。
第二掺杂层104作为所述第二型晶体管的源极。其他实施例中，第二掺杂层还可以作为第二型晶体管的漏极。
本实施例中，所述半导体结构用于形成PMOS，所述第二掺杂层104的材料相应为掺杂第二型离子的锗化硅。本实施例通过在锗化硅中掺杂第二型离子，使第二型离子取代晶格中硅原子的位置，掺入的第二型离子越多，多子的浓度就越高，导电性能也就越强。具体的，第二型离子为P型离子，第二型离子包括B、Ga或In。
开口105，使所述第一掺杂层101和第二掺杂层104相互间隔，进而在后续具有一定工艺温度的工艺过程中，例如在形成半导体材料层108的过程中，第一掺杂层101中的第一型离子不易扩散到第二掺杂层104，不易与第二型离子发生中和，第二掺杂层104中的第二型离子不易扩散到第一掺杂层101，不易与第一型离子发生中和，使得所述第一掺杂层101中的第一型离子的浓度，以及第二掺杂层104中的第二型离子的浓度均较高，在半导体结构工作时，第一掺杂层101和第二掺杂层104中载流子的迁移速率较高，有利于提高半导体结构的电学性能。
所述半导体材料层108，用于为后续形成第一半导体沟道柱106和第二半导体沟道柱107做准备。
需要说明的是，以垂直于所述开口105的延伸方向为横向，若所述开口105的横向尺寸过大，所述开口105的形成工艺时间过长，且易导致所述第一掺杂层101和第二掺杂层104的横向尺寸较小，后续在所述第一掺杂层101上形成第一半导体沟道柱，在所述第二掺杂层104上形成第二半导体沟道柱，在半导体结构工作时，第一掺杂层101不易为NMOS晶体管的沟道提供足够的应力，导致第一区域I的NMOS晶体管中载流子的迁移速率较低，第二掺杂层104不易为PMOS晶体管的沟道提供足够的应力，导致第二区域II的PMOS晶体管中载流子的迁移速率较低。形成所述半导体材料层108的过程中，所述半导体材料层108会形成在所述开口105中。若所述开口105的横向尺寸过小，相应的所述第一掺杂层101和第二掺杂层104之间的间隔较小，第一掺杂层101中的第一型离子易穿过开口105中的半导体材料层108进入所述第二掺杂层104中，与第二型离子发生中和，第二掺杂层104中的第二型离子易穿过开口105中的半导体材料层108进入所述第一掺杂层101中，与第一型离子发生中和，导致所述第一掺杂层101中的第一型离子的浓度，以及第二掺杂层104中的第二型离子的浓度均较低，在半导体结构工作时，第一掺杂层101和第二掺杂层104中载流子的迁移速率较低，不利于提高半导体结构的电学性能。本实施例中，所述开口105的横向尺寸为8纳米至30纳米。
所述第一掺杂层101至所述第一区域I的距离和第二掺杂层101至所述第二区域II的距离相等。在后续形成的半导体结构工作时，第一掺杂层101对NMOS中沟道的应力等于第二掺杂层104对PMOS中沟道的应力，导致PMOS中载流子的迁移速率不易过低。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括相邻接的第一区域和第二区域，所述第一区域用于形成第一型晶体管，所述第二区域用于形成第二型晶体管，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同；
在所述第一区域的所述基底上形成第一掺杂层，所述第一掺杂层中掺杂有第一型离子；
在所述第二区域的所述基底上形成第二掺杂层，所述第二掺杂层中掺杂有第二型离子；
去除所述第一掺杂层和第二掺杂层交界处的所述第一掺杂层和第二掺杂层，形成露出所述基底的开口；形成所述开口的步骤，在使所述第一掺杂层和第二掺杂层中的离子发生扩散的具有一定工艺温度的工艺过程之前进行；
形成所述开口后，在所述第一掺杂层上形成第一半导体沟道柱，在所述第二掺杂层上形成第二半导体沟道柱，所述第一半导体沟道柱和第二半导体沟道柱的形成步骤包括：在所述第一掺杂层以及第二掺杂层上形成半导体材料层，所述半导体材料层还填充于所述开口中；刻蚀所述半导体材料层，形成所述第一半导体沟道柱和第二半导体沟道柱后，位于所述开口中剩余的所述半导体材料层作为交界半导体层；
所述半导体结构的形成方法还包括：刻蚀去除所述交界半导体层，形成所述开口；
以垂直于所述第一区域和第二区域交界面的方向为横向；刻蚀去除所述交界半导体层的步骤中，还刻蚀与所述交界半导体层相接触的部分横向尺寸的所述第一掺杂层和第二掺杂层，适于增大所述开口的横向尺寸。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，以垂直于所述第一掺杂层和第二掺杂层交界面的方向为横向，形成所述开口的步骤包括：形成覆盖所述第一掺杂层和第二掺杂层的第一掩膜层，所述第一掩膜层具有掩膜开口，所述掩膜开口露出第一掺杂层和第二掺杂层交界处的部分横向尺寸的所述第一掺杂层和第二掺杂层；
以所述第一掩膜层为掩膜刻蚀所述掩膜开口露出的所述第一掺杂层和第二掺杂层，形成所述开口；
所述半导体结构的形成方法还包括：形成所述开口后，去除所述第一掩膜层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，以垂直于所述第一区域和第二区域交界面的方向为横向，形成所述开口的步骤中，去除的所述第一掺杂层的横向尺寸与去除的所述第二掺杂层的横向尺寸相等。
4.如权利要求1或3所述的半导体结构的形成方法，其特征在于，以垂直于所述第一区域和第二区域交界面的方向为横向；
所述开口的形成步骤中，所述开口的横向尺寸为8纳米至30纳米。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂层的形成步骤包括：采用选择性外延生长工艺在所述基底上形成第一外延层，在选择性外延生长的过程中，对所述第一外延层进行原位掺杂，形成第一掺杂材料层；
在所述第一掺杂材料层上形成第二掩膜层；
以所述第二掩膜层为掩膜刻蚀所述第一掺杂材料层，剩余的所述第一掺杂材料层作为所述第一掺杂层；
所述第二掺杂层的形成步骤包括：采用选择性外延生长工艺在所述第二掩膜层露出的所述基底上形成第二外延层，在选择性外延生长的过程中，对所述第二外延层进行原位掺杂，形成所述第二掺杂层；
所述半导体结构的形成方法还包括：形成所述第二掺杂层后，去除所述第二掩膜层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂层的形成步骤包括：采用选择性外延生长工艺在所述基底上形成第一外延层；
对所述第一外延层进行离子注入，形成第一掺杂材料层；
在所述第一掺杂材料层上形成第二掩膜层；
以所述第二掩膜层为掩膜刻蚀所述第一掺杂材料层，剩余的所述第一掺杂材料层作为所述第一掺杂层；
所述第二掺杂层的形成步骤包括：采用选择性外延生长工艺在所述第二掩膜层露出的所述基底上形成第二外延层；以所述第二掩膜层为掩膜，对所述第二外延层进行离子注入，形成所述第二掺杂层；
所述半导体结构的形成方法还包括：形成所述第二掺杂层后，去除所述第二掩膜层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述开口后，形成所述第一半导体沟道柱和第二半导体沟道柱前，对所述第一掺杂层和第二掺杂层进行退火处理。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一半导体沟道柱和第二半导体沟道柱的形成步骤还包括：
采用选择性外延生长工艺在所述第一掺杂层以及第二掺杂层上形成半导体材料层；
在所述半导体材料层上形成第三掩膜层；
以所述第三掩膜层为掩膜刻蚀所述半导体材料层，位于所述第一掺杂层上剩余的所述半导体材料层作为所述第一半导体沟道柱，位于所述第二掺杂层上剩余的所述半导体材料层作为所述第二半导体沟道柱；
所述半导体结构形成方法还包括：形成所述第一半导体沟道柱和第二半导体沟道柱后，去除所述第三掩膜层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：沿所述开口刻蚀部分厚度的所述基底，在所述基底中形成沟槽；在所述开口和沟槽中形成隔离层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤中，所述隔离层还形成在所述第一掺杂层和第二掺杂层上，所述隔离层覆盖所述第一半导体沟道柱和第二半导体沟道柱的部分侧壁。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述沟槽的横向尺寸为10纳米至35纳米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一型离子包括B、Ga或In，所述第二型离子包括P、As或Sb；
或者，所述第一型离子包括P、As或Sb，所述第二型离子包括B、Ga或In。
13.一种半导体结构，其特征在于，包括：
基底，包括相邻接的第一区域和第二区域，所述第一区域用于形成第一型晶体管，所述第二区域用于形成第二型晶体管，所述第一型晶体管的导电类型与所述第二型晶体管的导电类型不同；
第一掺杂层，位于所述第一区域的所述基底上，所述第一掺杂层中掺杂有第一型离子；
第二掺杂层，位于所述第二区域的所述基底上，所述第二掺杂层中掺杂有第二型离子；
开口，位于所述第一区域和第二区域的交界处，所述开口由所述第一掺杂层、第二掺杂层和所述基底围成；形成所述开口的步骤，在使所述第一掺杂层和第二掺杂层中的离子发生扩散的具有一定工艺温度的工艺过程之前进行；
半导体材料层，位于所述开口中、以及所述第一掺杂层和第二掺杂层上，所述半导体材料层用于经刻蚀后形成位于所述第一掺杂层上的第一半导体沟道柱、以及位于所述第二掺杂层上的第二半导体沟道柱。
14.如权利要求13所述的半导体结构，其特征在于，以垂直于所述开口的延伸方向为横向，所述开口的横向尺寸为8纳米至30纳米。
15.如权利要求13所述的半导体结构，其特征在于，所述第一型离子包括B、Ga或In，所述第二型离子包括P、As或Sb；
或者，所述第一型离子包括P、As或Sb，所述第二型离子包括B、Ga或In。
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