KR20000076894A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

N웰 내의 소스ㆍ드레인영역과 연속하는 P형 확산영역을 형성하는 경우, P웰의 위를 마스크로 덮지 않고서 불화보론을 주입한다. 또한, P웰 내의 소스ㆍ드레인영역과 연속하는 N형 확산영역을 형성하는 경우, N웰의 위를 마스크로 덮어 인을 주입한다. 여기서, 마스크를 이용하지 않고서 주입되는 불화보론의 도우즈량은 인의 도우즈량 보다도 적게 한다.

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR APPARATUS}
본 발명은 콘택트 프로세스, 특히 재확산 이온주입공정에 사용되는 반도체장치의 제조방법에 관한 것이다.
최근, 반도체장치의 미세화에 따라 콘택트의 직경이 축소화되고, 더욱이 설계상 콘택트의 일부가 필드절연막(산화막)에 얹혀진 얹힌 콘택트가 채용되기 시작하고 있다. 그러나, 콘택트의 일부가 필드절연막에 얹혀지는 것에 의해 콘택트와 확산층과의 접촉면적이 감소하기 때문에, 콘택트의 저항이 상승함과 더불어 접합 누설이 발생한다. 여기서, 이 콘택트 저항을 떨어뜨리기 위해 콘택트를 개구한 후, 확산층과 연속하여 콘택트에 접촉되는 재확산층을 형성하기 위해 재확산용 이온주입이 필요로 된다. 이하, N+형과 P+형의 재확산영역에 대해 설명한다.
도 30에 나타낸 바와 같이, 반도체기판(11)내에는 N웰(16), P웰(17)이 형성되고, 이들 N웰(16), P웰(17)의 표면에는 복수의 필드절연막(24)이 형성되어 있다. N웰(16), P웰(17)상에는 도시되지 않은 게이트절연막을 매개로 게이트전극(31a)이 형성되고, 상기 필드절연막(24)상에는 배선, 예컨대 통과게이트전극 (31b)이 형성되어 있다. 상기 게이트전극(31a)의 양측에 위치하는 상기 N웰(16)내에는 P형 소스ㆍ드레인영역(36a)이 형성되고, 상기 게이트전극(31a)의 양측에 위치하는 상기 P웰(17)내에는 N형 소스ㆍ드레인영역(39a)이 형성되어 있다. 반도체기판(11)의 전체면에는 인 또는 보론을 포함한 CVDSiO2막으로 이루어진 층간절연막 (40)이 형성되고, 이 층간절연막(40)의 표면은 CMP(Chemical Mechanical Polish)법에 의해 평탄화되어 있다. 이 층간절연막(40)에는 상기 P형 소스ㆍ드레인영역 (36a), N형 소스ㆍ드레인영역(39a) 및, 통과게이트전극(31b)의 표면을 노출하는 복수의 콘택트구멍(42)이 형성되어 있다.
그 후, 전체면에 패터닝된 레지스트(53)가 형성되고, 콘택트구멍(42)으로부터 N웰(16)내에, 예컨대 불화보론(BF2)이 주입된다. 이에 의해, 콘택트구멍(42) 저부의 N웰(16)의 표면에 P형 재확산영역(43)이 형성된다. 그 후, 레지스트(53)가 제거된다.
다음에, 도 31에 나타낸 바와 같이, 레지스트(54)가 형성되어 패터닝된다. 이 패터닝된 레지스트(54)를 이용하여 콘택트구멍(42)으로부터 P웰(17)내에, 예컨대 인(P)이 주입된다. 이에 의해, 콘택트구멍(42) 저부의 P웰(17)의 표면에 N형 재확산영역(45)이 형성된다.
이상과 같이, 콘택트구멍(42) 저부에 P형 재확산영역(43) 및 N형 재확산영역(45)을 형성하여 콘택트와의 접촉면적을 확대하는 것에 의해 콘택트의 저항을 절감하고 있었다.
그러나, 상기 종래의 제조공정에서는 P형 재확산영역(43)을 형성하는 경우는 P웰(17)상을 마스크로 덮고, N형 재확산영역(45)을 형성하는 경우는 N웰(16)상을 마스크로 덮고 있다. 즉, 마스크로 되는 레지스트(53,54)를 형성 및 제거하는 공정이 발생된다. 따라서, 이온주입의 공정이 길어지게 된다는 문제가 있었다. 또한, 레지스트(53,54)를 형성 및 제거하는 것에 의해 먼지가 발생하기 쉬워 수율의 저하를 초래하고 있었다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 이온주입의 공정이 용이하게 되는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 2는 도 1에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 3은 도 2에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 4는 도 3에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 5는 도 4에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 6은 도 5에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 7은 도 6에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 8은 도 7에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 9는 도 8에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 10은 도 9에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 11은 도 10에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 12는 도 11에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 13은 도 12에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 14는 도 13에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 15는 도 14에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 16은 도 15에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 17는 도 16에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 18은 도 17에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 19는 도 18에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 20은 도 19에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 21은 도 20에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 22는 도 21에 계속되는 본 발명의 제1실시예에 따른 반도체장치의 제조공정의 단면도,
도 23은 도 16에 계속되는 본 발명의 제2실시예에 따른 반도체장치의 제조공정의 단면도,
도 24는 도 23에 계속되는 본 발명의 제2실시예에 따른 반도체장치의 제조공정의 단면도,
도 25는 도 16에 계속되는 본 발명의 제3실시예에 따른 반도체장치의 제조공정의 단면도,
도 26은 도 25에 계속되는 본 발명의 제3실시예에 따른 반도체장치의 제조공정의 단면도,
도 27은 도 25에 계속되는 본 발명의 제3실시예에 따른 반도체장치의 제조공정의 단면도,
도 28은 확산영역을 형성하는 경우의 도우즈량 및 가속전압의 조건을 나타낸 도면,
도 29는 종래와 본 발명을 비교하는 제조공정의 간략도,
도 30은 종래 기술에 의한 반도체장치의 제조공정의 단면도,
도 31은 도 30에 계속되는 종래 기술에 의한 반도체장치의 제조공정의 단면도이다.
상기 목적을 달성하기 위한 본 발명의 제1반도체장치의 제조방법은, 반도체기판의 표면영역에 제1도전형의 제1웰영역 및 제2도전형의 제2웰영역을 형성하고, 이들 제1, 제2웰영역에 제2, 제1도전형의 제1, 제2확산층을 갖춘 제1, 제2트랜지스터를 각각 형성하고, 적어도 이들 제1, 제2트랜지스터의 상기 제1, 제2확산층을 노출하는 콘택트구멍을 갖춘 절연막을 형성하는 반도체장치의 제조방법에 있어서, 상기 콘택트구멍으로부터 상기 반도체기판의 전체면에 제1이온을 주입하고, 상기 제1웰영역내에 상기 제1확산층과 연속하는 제2도전형의 제1재확산영역을 형성하는 공정과, 상기 반도체기판의 상기 제1웰영역을 덮는 마스크를 형성하는 공정 및, 상기 마스크를 이용해서 상기 콘택트구멍으로부터 상기 제2웰영역에 제2이온을 주입하고, 제2웰영역내에 상기 제2확산층과 연속하는 제1도전형의 제2재확산영역을 형성하는 공정을 구비하여 이루어지고, 상기 제1재확산영역을 형성하는 공정에 있어서 제1이온을 주입하는 경우의 도우즈량은 상기 제2재확산층을 형성하는 공정에 있어서의 제2이온을 주입하는 경우의 도우즈량 보다도 적은 것을 특징으로 한다.
상기 제1반도체장치의 제조방법에 있어서, 상기 제1재확산영역을 형성하는 경우의 제1이온의 주입조건은 가속전압이 30 내지 50keV, 도우즈량이 6.0 ×1014내지 1.5 ×1015cm-2이고, 상기 제2재확산영역을 형성하는 경우의 제2이온의 주입조건은 가속전압이 60keV, 도우즈량이 3.0 ×1015cm-2인 것이 바람직하다.
본 발명의 제2반도체장치의 제조방법은, 반도체기판의 표면영역에 제1도전형의 제1웰영역 및 제2도전형의 제2웰영역이 형성되고, 이들 제1, 제2웰영역에 제2, 제1도전형의 제1, 제2확산층을 갖춘 제1, 제2트랜지스터가 각각 형성되고, 적어도 이들 제1, 제2트랜지스터의 상기 제1, 제2확산층을 노출하는 콘택트구멍을 갖춘 절연막이 형성된 반도체장치의 제조방법에 있어서, 상기 반도체기판의 상기 제2웰영역을 덮는 마스크를 형성하는 공정과, 상기 마스크를 이용해서 상기 콘택트구멍으로부터 상기 제1웰영역에 제1이온을 주입하고, 상기 제1웰영역내에 상기 제1확산층과 연속하는 제2도전형의 제1재확산영역을 형성하는 공정, 상기 마스크를 제거하는 공정 및, 상기 콘택트구멍으로부터 상기 반도체기판의 전체면에 제2이온을 주입하고, 상기 제2웰영역내에 상기 제2확산층과 연속하는 제1도전형의 제2재확산영역을 형성하는 공정을 구비하여 이루어지고, 상기 제2재확산영역을 형성하는 공정에 있어서 제2이온을 주입하는 경우의 도우즈량은 상기 제1재확산층을 형성하는 공정에 있어서의 제1이온을 주입하는 경우의 도우즈량 보다도 적은 것을 특징으로 한다.
상기 제2반도체장치의 제조방법에 있어서, 상기 제2재확산영역을 형성하는 경우의 제2이온의 주입조건은 가속전압이 30 내지 50keV, 도우즈량이 6.0 ×1014내지 1.5 ×1015cm-2이고, 상기 제1재확산영역을 형성하는 경우의 제1이온의 주입조건은 가속전압이 60keV, 도우즈량이 3.0 ×1015cm-2인 것이 바람직하다.
(실시예)
이하, 예시도면을 참조하면서 본 발명에 따른 각 실시예를 상세히 설명한다.
제1실시예
제1실시예는 적층구조의 반도체장치를 나타내고, P형 재확산영역(43)의 형성시에 마스크를 이용하지 않고서 이온주입하는 것에 특징이 있다.
도 1에 나타낸 바와 같이, 예컨대 P형 반도체기판(11)상에 실리콘 산화막(12)이 형성된다. 다음에, 이온이 주입되어, 반도체기판(11)의 표면에 N형 불순물영역(13)이 형성된다. 이 경우, 이온주입의 조건은, 예컨대 이온의 종류가 인(P)인 경우, 가속전압은 160keV, 도우즈량은 5.6 ×1012cm-2이다.
도 2에 나타낸 바와 같이, 실리콘 산화막(12)상에 레지스트(14)가 형성되어 패터닝된다. 이 패터닝된 레지스트(14)를 마스크로 이용하여 이온이 주입되어 반도체기판(11)의 표면에 P형 불순물영역(15)이 형성된다. 이 경우, 이온주입의 조건은, 예컨대 이온의 종류가 보론(B)인 경우, 가속전압은 160keV, 도우즈량은 1.55 ×1013cm-2이다. 그 후, 레지스트(14)가 제거된다.
도 3에 나타낸 바와 같이, N형 불순물영역(13) 및 P형 불순물영역(15)중의 불순물이 확산되어 반도체기판(11) 표면에 각각 N웰(16) 및 P웰(17)이 형성된다. 그 후, 실리콘 산화막(12)이 제거된다.
도 4에 나타낸 바와 같이, 반도체기판(11)상에 실리콘 산화막(18)이 형성되고, 이 실리콘 산화막(18)상에 제1폴리실리콘막(19)이 형성된다. 이 제1폴리실리콘막(19)상에 실리콘 질화막(20)이 형성되고, 이 실리콘 질화막(20)상에 제2폴리실리콘막(21)이 형성된다. 이 제2폴리실리콘막(21)상에 레지스트(22)가 형성되어 패터닝된다. 이 패터닝된 레지스트(22)를 마스크로 이용하여, 예컨대 RIE(Reactive Ion Etching)에 의해 제2폴리실리콘막(21)이 제거된다. 그 후, 레지스트(22)가 제거된다.
도 5에 나타낸 바와 같이, 제2폴리실리콘막(21)이 산화되고, 산화폴리실리콘막(23)이 형성된다. 이 산화폴리실리콘막(23)을 마스크로 이용하여, 예컨대 RIE에 의해 실리콘 질화막(20)이 제거된다. 그 후, 예컨대 습식에칭등에 의해 산화폴리실리콘막(23)이 제거된다.
도 6에 나타낸 바와 같이, 실리콘 질화막(20)이 형성되어 있지 않은 반도체기판(11)의 표면에 필드절연막(24)이 형성된다.
도 7에 나타낸 바와 같이, 예컨대 CDE(Chemical Dry Etching)에 의해 실리콘 질화막(20), 제1폴리실리콘막(19), 실리콘 산화막(18)이 제거되어, 필드절연막(24)이 형성되어 있지 않은 N웰(16) 및 P웰(17)의 표면이 노출된다.
도 8에 나타낸 바와 같이, 전체면에 게이트산화막(25)이 형성되고, 이 게이트산화막(25)상에 폴리실리콘막(26)이 형성된다. 다음에, 폴리실리콘막(26)상에, 예컨대 스퍼터링에 의해 텅스텐실리콘(WSi)막(27)이 형성된다. 이 텅스텐실리콘막(27)상에 실리콘 산화막(28)이 형성되고, 이 실리콘 산화막(28)상에 실리콘 질화막(29)이 형성된다. 이 실리콘 질화막(29)상에 레지스트(30)가 형성되어 패터닝된다.
도 9에 나타낸 바와 같이, 패터닝된 레지스트(30)를 마스크로 이용하여, 예컨대 RIE에 의해 실리콘 질화막(29), 실리콘 산화막(28), 텅스텐실리콘막(27), 폴리실리콘막(26)이 제거된다. 그 결과, P채널 트랜지스터 및 N채널 트랜지스터의 게이트전극(31)이 형성된다. 그 후, 레지스트(30)가 제거되고, 전체면에 습식처리가 수행된다.
도 10에 나타낸 바와 같이, 전체면에 실리콘 산화막(32)이 형성되고, 이 실리콘 산화막(32)상에 폴리실리콘막이 형성된다. 그 후, 예컨대 RIE에 의해 폴리실리콘막이 제거되고, 게이트전극(31)의 측면에 폴리실리콘막으로 이루어진 게이트 측벽(33)이 형성된다.
도 11에 나타낸 바와 같이, 전체면에 레지스트(34)가 형성되어 패터닝된다. 이 패터닝된 레지스트(34)를 마스크로 이용하여 이온이 주입되고, N웰(16)의 표면영역에 P형의 고농도 소스ㆍ드레인영역(35)이 형성된다. 이 때, 이온주입의 조건은, 예컨대 이온의 종류가 불화보론(BF2)인 경우, 가속전압은 45keV, 도우즈량은 3.0 ×1015cm-2이다.
도 12에 나타낸 바와 같이, 예컨대 CDE에 의해 게이트측벽(33)이 제거된다. 다음에, 이온이 주입되고, N웰(16)의 표면영역에 P형의 소스ㆍ드레인영역(35) 보다도 저농도의 소스ㆍ드레인영역(36)이 형성된다. 이 때, 이온주입의 조건은, 예컨대 이온의 종류가 불화보론인 경우, 가속전압은 35keV, 도우즈량은 1.0 ×1014cm-2이다. 그 후, 레지스트(34)가 제거된다.
도 13에 나타낸 바와 같이, 전체면에 레지스트(37)가 형성되어 패터닝된다. 이 패터닝된 레지스트(37)를 마스크로 이용하여 이온이 주입되어, P웰(17)의 표면영역에 N형의 고농도 소스ㆍ드레인영역(38)이 형성된다. 이 때, 이온주입의 조건은, 예컨대 이온의 종류가 비소(As)인 경우, 가속전압은 60keV, 도우즈량은 5.0 ×1015cm-2이다.
도 14에 나타낸 바와 같이, 예컨대 CDE에 의해 게이트측벽(33)이 제거된다. 다음에, 이온주입으로서 예컨대 인이 도입되고, 그 후에 비소가 도입된다. 그 결과, P웰(17)의 표면영역에 N형의 소스ㆍ드레인영역(38) 보다도 저농도의 소스ㆍ드레인영역(39)이 형성된다. 이 때, 이온주입의 조건은 인의 경우, 가속전압은 40keV, 도우즈량은 4.0 ×1013cm-2이고, 비소인 경우 가속전압은 60keV, 도우즈량은 2.0 ×1014cm-2이다. 그 후, 레지스트(37)가 제거되고, 전체면에 어닐이 수행된다.
도 15에 나타낸 바와 같이, 전체면에 인 또는 보론을 포함한 CVDSiO2막으로 이루어진 층간절연막(40)이 형성되고, 그 후 예컨대 CMP에 의해 층간절연막(40)이 평탄화된다. 더욱이, 상기 층간절연막(40)은 인 또는 보론을 포함한 CVDSiO2막에 한정되지 않고, 예컨대 알루미늄, BPSG등이어도 된다.
이상의 공정에 있어서는 P형 고농도 및 저농도 소스ㆍ드레인영역(35,36)을 P형 소스ㆍ드레인영역(36a)로 하고, N형 고농도 및 저농도 소스ㆍ드레인영역(38,39)을 N형 소스ㆍ드레인영역(39a)으로 한다. 또한, 상기 게이트전극(31)을 31a로 나타내고, 게이트전극(31)을 형성할 때, 필드절연막(24)상에 동시에 형성된 통과게이트전극을 31b로 나타낸다.
도 16에 나타낸 바와 같이, 층간절연막(40)상에 레지스트(41)가 형성되어 패터닝된다. 이 패터닝된 레지스트(41)를 마스크로 이용하여, 예컨대 RIE에 의해 층간절연막(40)이 에칭된다. 그 결과, 소스ㆍ드레인영역(36a,39a) 및 통과게이트전극(31b)의 표면이 노출되고, 콘택트구멍(42)이 형성된다. 그 후, 레지스트(41)가 제거된다. 더욱이, 콘택트구멍(42)을 형성할 때의 마스크는 필드절연막(24)상과 소스ㆍ드레인확산영역(36a,39a)상에서 별도의 레지스트를 이용하여도 된다. 또한, 콘택트구멍(42)의 형상, 크기, 길이등은 본 발명의 효과를 손상하지 않는 정도이면 여러가지 변형은 가능하다.
도 17에 나타낸 바와 같이, P웰(17)상을 마스크하는 것 없이 콘택트구멍(42)으로부터 이온이 주입되어, 콘택트구멍(42)의 저부의 N웰(16)의 표면에 소스ㆍ드레인영역(36a)과 연속한 P형 재확산영역(43)이 형성된다. 이 이온주입의 조건은, 예컨대 이온의 종류가 불화보론인 경우, 가속전압은 40keV, 도우즈량은 8.0 ×1014cm-2이다. 이 때, P웰(17)에도 이온이 주입되고 있지만, 후술하는 조건(도 28에 도시됨)에 의해, P형의 재확산영역은 형성되지 않는다.
도 18에 나타낸 바와 같이, 층간절연막(40)상에 레지스트(44)가 형성되어 패터닝된다. 이 패터닝된 레지스트(44)를 마스크로 이용하여 콘택트구멍(42)으로부터 이온이 주입되어, 콘택트구멍(42) 저부의 P웰(17)의 표면에 소스ㆍ드레인영역(39a)과 연속한 N형 재확산영역(45)이 형성된다. 이 때, 이온의 주입조건은, 예컨대 이온의 종류가 인의 경우, 가속전압은 60keV, 도우즈량은 3.0 ×1015cm-2이다. 그 후, 레지스트(44)가 제거된다.
도 19에 나타낸 바와 같이, 예컨대 스퍼터링에 의해 전체면에 티탄질화막(46)이 형성된다. 다음에, CVD(Chemical Vapor Deposition)에 의해 티탄질화막(46)상에 텅스텐(W)막(47)이 형성되고, 콘택트구멍(42)이 매립된다. 그 후, CDE에 의해 텅스텐막(47)이 평탄화되어, 티탄질화막(46)의 표면이 노출된다.
도 20에 나타낸 바와 같이, 예컨대 스퍼터링에 의해 전체면에 알루미늄막(48)이 형성되고, 이 알루미늄막(48)상에 티탄질화막(49)이 형성된다. 다음에, 티탄질화막(49)상에 패터닝된 레지스트(도시되지 않았음)가 형성되고, 이 레지스트를 마스크로 이용하여, 예컨대 RIE에 의해 티탄질화막(46,49) 및 알루미늄막(48)이 제거되고, 상기 콘택트구멍(42)내의 텅스텐막(47)에 접속된 배선이 형성된다.
도 21에 나타낸 바와 같이, 전체면에 예컨대 제1TEOS(Tetra Ethyl Ortho Silicate)막(50)이 형성되고, CMP에 의해 제1TEOS막(50)이 평탄화된다. 그 후, 제1TEOS막(50)상에 제2TEOS막(51)이 형성된다.
마지막으로, 비어 및 배선등이 형성되어, 도 22에 나타낸 바와 같이 3층금속의 배선이 형성된다.
도 28은 도 18에 나타낸 재확산영역(45)을 형성하는 때의 이온주입조건을 나타낸 것이다. 도 28에 있어서, 횡축은 도우즈량, 종축은 가속전압이다.
도 28에 나타낸 바와 같이, 영역(A)은 콘택트저항이 높기 때문에 양호한 콘택트가 얻어지지 않는 영역을 나타내고 있다. 영역(B)은 이온주입의 도우즈량이 높기 때문에 접합누설이 발생하여 버리는 영역을 나타내고 있다. 또한, 영역(A) 및 영역(B)이 겹쳐지는 영역을 영역(C)으로 하고, 이 영역(C)은 프로세스마진이 양호한 영역을 나타내고 있다. 따라서, 한쪽의 도전형용의 마스크를 형성하는 공정을 생략하여 P형 및 N형 재확산영역을 형성하는 경우에 있어서 영역(C)은 마스크를 이용하지 않고서 재확산영역을 형성하는 경우의 이온주입조건을 나타내고 있다. 즉, 제1실시예의 경우, 재확산영역(43)을 형성하는 경우의 이온주입조건은 가속전압이 30 내지 50keV, 도우즈량이 6.0 ×1014내지 1.5 ×1015cm-2(영역 C)가 바람직하고, 가속전압이 40keV, 도우즈량이 8.0 ×1014cm-2의 경우가 가장 좋다.
또한, 마스크를 이용하지 않고서 전체면에 이온주입하는 경우의 도우즈량은 마스크를 이용해서 이온주입하는 경우의 도우즈량 보다도 적게할 필요가 있다. 즉, 도 18에 나타내는 N형 재확산영역(45)에 영향을 미치지 않기 위해서는 N형의 재확산영역(45)의 형성시에 도입되는 인의 도우즈량 보다도 P형 재확산영역(43)의 형성시에 도입되는 불화보론의 도우즈량을 적게 할 필요가 있다.
따라서, 한쪽의 도전형용의 마스크를 형성하는 공정을 생략하여 P형 및 N형 재확산영역을 형성하는 경우, 마스크를 이용하지 않고서 형성되는 재확산영역(43)은 영역(C)의 이온주입 조건을 이용하여 형성하고(조건 1), 또한 마스크를 이용하지 않고서 전체면에 이온주입할 때의 도우즈량은 마스크를 이용하여 이온주입할 때의 도우즈량 보다도 적게 하면(조건 2), 콘택트저항의 상승이나 누설전류의 발생은 방지할 수 있다.
상기 제1실시예에 의하면, 조건 1 및 조건 2에 의해 N웰(16)의 표면에 P형 재확산영역(43)을 형성하는 경우, P웰(17)상에 마스크를 형성하지 않아도 된다.
따라서, 도 29에 나타낸 프로세스 플로우와 같이 N형의 재확산영역(43)을 형성하는 경우, 마스크를 형성하지 않고서 전체면에 이온을 주입한다. 이 때문에, 종래의 제조공정에서 레지스트의 도포, 노광, 현상공정(n+SAC/PEP), 레지스트의 애싱공정(애셔), SH에 의한 제거공정(SH)의 3공정을 생략할 수 있어, 제조공정이 용이하게 된다.
또한, 마스크를 제거하는 횟수를 절감하는 것에 의해 먼지의 발생을 감소시킬 수 있기 때문에, 수율을 향상시킬 수 있다.
더욱이, 제1실시예에 있어서 도 17에 도시된 공정과 도 18에 도시된 공정의 순서를 바꾸어도 된다. 이 경우에도 상기한 효과와 마찬가지의 효과를 얻는다.
제2실시예
제2실시예는 제1실시예와 달리 N형 재확산영역을 형성한 후에 P형 재확산영역을 형성하고 있다. 제2실시예에 있어서 제1실시예와 마찬가지의 공정에 대해서는 설명을 생략하고, 다른 공정만 설명한다.
먼저, 도 1 내지 도 16에 나타낸 바와 같이, 제1실시예와 마찬가지로 콘택트구멍(42)이 형성된다. 그 후, 레지스트(41)가 제거된다.
다음에, 도 23에 나타낸 바와 같이, N웰(16)상을 마스크하는 것 없이 콘택트구멍(42)으로부터 이온이 주입되어, 콘택트구멍(42) 저부의 P웰(17)의 표면에 소스ㆍ드레인영역(39a)과 연속한 N형 재확산영역(45)이 형성된다. 이 이온주입의 조건은, 예컨대 이온의 종류가 인의 경우, 가속전압은 40keV, 도우즈량은 8.0 ×1014cm-2이다.
도 24에 나타낸 바와 같이, 층간절연막(40)상에 레지스트(44)가 형성되어 패터닝된다. 이 패터닝된 레지스트(44)를 마스크로 이용하여 콘택트구멍(42)으로부터 이온이 주입되어, 콘택트구멍(42) 저부의 N웰(16)의 표면에 소스ㆍ드레인영역(36a)과 연속한 P형 재확산영역(43)이 형성된다. 이 때, 이온주입의 조건은, 예컨대 이온의 종류가 불화보론인 경우, 가속전압은 60keV, 도우즈량은 3.0 ×1015cm-2이다. 그 후, 레지스트(44)가 제거된다. 더욱이, P형 재확산영역(43) 및 N형 재확산영역(45)은 상기한 조건 1 및 조건 2에 의해 형성된다.
이 후는 제1실시예와 마찬가지로, 도 19 내지 도 22에 나타낸 바와 같이, 적층구조의 반도체장치가 형성된다.
상기 제2실시예에 의하면, 재확산영역의 형성에 있어서 주입되는 이온의 종류를 변화시켜도, 제1실시예와 마찬가지의 효과를 얻을 수 있다.
제3실시예
제3실시예는 제1실시예와 달리 마스크를 이용하여 P형 재확산영역을 형성하고, 마스크를 이용하지 않고서 N형 재확산영역을 형성하고 있다. 제3실시예에 있어서 제1실시예와 동일한 공정에 대해서는 설명을 생략하고, 다른 공정만 설명한다.
먼저, 도 1 내지 도 16에 나타낸 바와 같이, 제1실시예와 마찬가지로 콘택트구멍(42)이 형성된다. 그 후, 레지스트(41)가 제거된다.
다음에, 도 25에 나타낸 바와 같이, 층간절연막(40)상에 레지스트(53)가 형성되어 패터닝된다. 그 후, 콘택트구멍(42)으로부터 이온이 주입되어, 콘택트구멍(42) 저부의 N웰(16)의 표면에 소스ㆍ드레인영역(36a)과 연속한 P형 재확산영역(43)이 형성된다. 이 이온주입의 조건은, 예컨대 이온의 종류가 불화보론인 경우, 가속전압은 60keV, 도우즈량은 3.0 ×1015cm-2이다. 그 후, 레지스트(53)가 제거된다.
도 26에 나타낸 바와 같이, N웰(16)상을 마스크로 하는 것 없이 콘택트구멍(42)으로부터 이온이 주입되어, 콘택트구멍(42) 저부의 P웰(17)의 표면에 소스ㆍ드레인영역(39a)과 연속한 N형 재확산영역(45)이 형성된다. 이 이온주입의 조건은, 예컨대 이온의 종류가 인의 경우, 가속전압은 40keV, 도우즈량은 8.0 ×1014cm-2이다. 그 후, RTA(Rapid Thermal Annealing)가 수행된다. 더욱이, P형 재확산영역(43) 및 N형 재확산영역(45)은 상기한 조건 1 및 조건 2에 의해 형성된다. 또한, 통과게이트전극(31b)에도 이온이 주입되고 있지만, 상기한 조건 1 및 조건 2에 의해 이온이 주입되고 있으면, 소자의 성능을 열화시키는 것은 없다.
이 후는 제1실시예와 마찬가지로 도 19 내지 도 22에 나타낸 바와 같이, 적층구조의 반도체장치가 형성된다.
상기 제3실시예에 의하면, 제1실시예와 마찬가지의 효과를 얻을 수 있다. 더욱이, P형 재확산영역(43)의 형성 후, 통과게이트전극(31b)을 마스크하는 것 없이 N형 재확산영역(45)을 형성할 수 있다. 따라서, 통과게이트전극(31b)의 마스크를 형성하는 공정이 생략될 수 있기 때문에, 제조공정이 용이하게 된다.
더욱이, 도 27에 나타낸 바와 같이, 통과게이트전극(31b)상에 레지스트(52)를 형성한 후, N형 재확산영역(45)을 형성하기 위한 이온주입을 수행하여도 된다. 이 경우도, 제1실시예와 마찬가지의 효과가 얻어진다.
또한, 상기 제1 내지 제3실시예는 조건 1 및 조건 2를 이용하는 것에 의해 P형 재확산영역(43) 또는 N형 재확산영역(45)을 형성하는 경우의 마스크공정을 절감할 수 있었지만, 예컨대 조건 1 또는 조건 2를 이용하여 소스ㆍ드레인영역을 형성하면, 소스ㆍ드레인영역을 형성하는 경우의 마스크공정을 절감하는 것이 가능하다.
또한, 재확산영역(43,45)을 형성하는 경우의 이온의 종류는 P나 BF2에 한정되지 않는다. 이온의 종류를 변화시킨 경우, 영역(C)의 수치는 콘택트저항의 상승이나 누설전류의 발생을 방지할 수 있는 정도로 여러가지로 변화된다.
이상 설명한 바와 같이 본 발명에 의하면, 이온주입의 공정이 용이하게 되는 반도체장치의 제조방법을 제공할 수 있게 된다.

Claims (6)

  1. 반도체기판의 표면영역에 제1도전형의 제1웰영역 및 제2도전형의 제2웰영역을 형성하고, 이들 제1, 제2웰영역에 제2, 제1도전형의 제1, 제2확산층을 갖춘 제1, 제2트랜지스터를 각각 형성하고, 적어도 이들 제1, 제2트랜지스터의 상기 제1, 제2확산층을 노출하는 콘택트구멍을 갖춘 절연막을 형성하는 반도체장치의 제조방법에 있어서,
    상기 콘택트구멍으로부터 상기 반도체기판의 전체면에 제1이온을 주입하고, 상기 제1웰영역내에 상기 제1확산층과 연속하는 제2도전형의 제1재확산영역을 형성하는 공정과,
    상기 반도체기판의 상기 제1웰영역을 덮는 마스크를 형성하는 공정 및,
    상기 마스크를 이용해서 상기 콘택트구멍으로부터 상기 제2웰영역에 제2이온을 주입하고, 제2웰영역내에 상기 제2확산층과 연속하는 제1도전형의 제2재확산영역을 형성하는 공정을 구비하여 이루어지고,
    상기 제1재확산영역을 형성하는 공정에 있어서 제1이온을 주입하는 경우의 도우즈량은 상기 제2재확산층을 형성하는 공정에 있어서의 제2이온을 주입하는 경우의 도우즈량 보다도 적은 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1재확산영역을 형성하는 경우의 제1이온의 주입조건은 가속전압이 30 내지 50keV, 도우즈량이 6.0 ×1014내지 1.5 ×1015cm-2이고, 상기 제2재확산영역을 형성하는 경우의 제2이온의 주입조건은 가속전압이 60keV, 도우즈량이 3.0 ×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제1재확산영역을 형성하는 경우의 제1이온의 주입조건은 가속전압이 40keV, 도우즈량이 8.0 ×1014이고, 상기 제2재확산영역을 형성하는 경우의 제2이온의 주입조건은 가속전압이 60keV, 도우즈량이 3.0 ×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 반도체기판의 표면영역에 제1도전형의 제1웰영역 및 제2도전형의 제2웰영역이 형성되고, 이들 제1, 제2웰영역에 제2, 제1도전형의 제1, 제2확산층을 갖춘 제1, 제2트랜지스터가 각각 형성되고, 적어도 이들 제1, 제2트랜지스터의 상기 제1, 제2확산층을 노출하는 콘택트구멍을 갖춘 절연막이 형성된 반도체장치의 제조방법에 있어서,
    상기 반도체기판의 상기 제2웰영역을 덮는 마스크를 형성하는 공정과,
    상기 마스크를 이용해서 상기 콘택트구멍으로부터 상기 제1웰영역에 제1이온을 주입하고, 상기 제1웰영역내에 상기 제1확산층과 연속하는 제2도전형의 제1재확산영역을 형성하는 공정,
    상기 마스크를 제거하는 공정 및,
    상기 콘택트구멍으로부터 상기 반도체기판의 전체면에 제2이온을 주입하고, 상기 제2웰영역내에 상기 제2확산층과 연속하는 제1도전형의 제2재확산영역을 형성하는 공정을 구비하여 이루어지고,
    상기 제2재확산영역을 형성하는 공정에 있어서 제2이온을 주입하는 경우의 도우즈량은 상기 제1재확산층을 형성하는 공정에 있어서의 제1이온을 주입하는 경우의 도우즈량 보다도 적은 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 제2재확산영역을 형성하는 경우의 제2이온의 주입조건은 가속전압이 30 내지 50keV, 도우즈량이 6.0 ×1014내지 1.5 ×1015cm-2이고, 상기 제1재확산영역을 형성하는 경우의 제1이온의 주입조건은 가속전압이 60keV, 도우즈량이 3.0 ×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 상기 제2재확산영역을 형성하는 경우의 제2이온의 주입조건은 가속전압이 40keV, 도우즈량이 8.0 ×1014이고, 상기 제1재확산영역을 형성하는 경우의 제1이온의 주입조건은 가속전압이 60keV, 도우즈량이 3.0 ×1015cm-2인 것을 특징으로 하는 반도체장치의 제조방법.
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