JPH02126645A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
- Publication number
- JPH02126645A JPH02126645A JP28076088A JP28076088A JPH02126645A JP H02126645 A JPH02126645 A JP H02126645A JP 28076088 A JP28076088 A JP 28076088A JP 28076088 A JP28076088 A JP 28076088A JP H02126645 A JPH02126645 A JP H02126645A
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- oxidation
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- impurity concentration
- resistant film
- film
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- Pending
Links
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、チャネル領域に隣接するフィールド絶縁膜の
下に低濃度のソース・ドレイン領域を介在させて高耐圧
化をはかるフィールド・オフセット構造を備えたＭＩＳ
型電界効果トランジスタ（以下ＦＥＴと略す）の製造方
法に関する。
下に低濃度のソース・ドレイン領域を介在させて高耐圧
化をはかるフィールド・オフセット構造を備えたＭＩＳ
型電界効果トランジスタ（以下ＦＥＴと略す）の製造方
法に関する。
電子機器の小型、高性能化に伴い、高耐圧化を目的とし
たＭＩＳ型ＦＥＴにおいては、フィールド・オフセット
型のものが考案されている。このフィールド・オフセッ
ト構造の作り方は従来、第２図に示すものであった。即
ち、図ｆａ）に示すように、半導体基Ｆｉｌ上にバッフ
ァ酸化膜２を介して５ｉｓＮ４膜のような耐酸化性被膜
３を被着する０次に図（ｂ）に示すようにレジスト膜１
１を用いてフィールド酸化膜６となる部分の耐酸化性波
１１１３を選択的に除去した後、図（０１に示したよう
に中濃度ソース・ドレイン領域を作るための低ドーズイ
オン注入４を耐酸化性被膜３をマスクにセルファライン
法で行い、その後従来技術を用い、中不純物濃度ソース
・ドレイン領域５上のフィールド酸化膜６゜フィールド
酸化膜６間のゲート絶縁膜７．その上のゲート電極８．
中不純物濃度ソース・ドレイン領域５の外側の高不純物
濃度ソース・ドレイン領域９を形成し、図ｔｄｌに示す
ようなフィールド・オフセット構造をもったＭｉｓ型Ｆ
ＥＴを形成できる。
たＭＩＳ型ＦＥＴにおいては、フィールド・オフセット
型のものが考案されている。このフィールド・オフセッ
ト構造の作り方は従来、第２図に示すものであった。即
ち、図ｆａ）に示すように、半導体基Ｆｉｌ上にバッフ
ァ酸化膜２を介して５ｉｓＮ４膜のような耐酸化性被膜
３を被着する０次に図（ｂ）に示すようにレジスト膜１
１を用いてフィールド酸化膜６となる部分の耐酸化性波
１１１３を選択的に除去した後、図（０１に示したよう
に中濃度ソース・ドレイン領域を作るための低ドーズイ
オン注入４を耐酸化性被膜３をマスクにセルファライン
法で行い、その後従来技術を用い、中不純物濃度ソース
・ドレイン領域５上のフィールド酸化膜６゜フィールド
酸化膜６間のゲート絶縁膜７．その上のゲート電極８．
中不純物濃度ソース・ドレイン領域５の外側の高不純物
濃度ソース・ドレイン領域９を形成し、図ｔｄｌに示す
ようなフィールド・オフセット構造をもったＭｉｓ型Ｆ
ＥＴを形成できる。
しかしながら、この従来法によるフィールド・オフセッ
ト構造をもったＭｉｓ型ＦＥＴの耐圧をさらに高めよう
とすると、中不純物濃度ソース・ドレイン領域５の濃度
を下げなければならず、これによりＦＥＴのオン抵抗の
増大、すなわちチャネルコンダクタンス（ｇＭ）の低下
が起きてしまい、特性上好ましくないという問題があっ
た。
ト構造をもったＭｉｓ型ＦＥＴの耐圧をさらに高めよう
とすると、中不純物濃度ソース・ドレイン領域５の濃度
を下げなければならず、これによりＦＥＴのオン抵抗の
増大、すなわちチャネルコンダクタンス（ｇＭ）の低下
が起きてしまい、特性上好ましくないという問題があっ
た。
本発明の課題は、チャネルコンダクタンスの低下を招く
ことなく高耐圧化の達成されたＭＸＳ型ＦＥＴの製造方
法を提供することにある。
ことなく高耐圧化の達成されたＭＸＳ型ＦＥＴの製造方
法を提供することにある。
上記の課題の解決のために、本発明の方法は、高不純物
濃度ソース・ドレイン領域のチャネル形成領域側に中不
純物濃度ソース・ドレイン領域が形成されるフィールド
・オフセット構造をもったＭＩＳ型ＦＥＴの製造方法に
おいて、第一導電形の半導体基板上に絶縁膜を介して少
なくともチャネル形成領域を覆う耐酸化性被膜を形成し
、次にその被膜上を、チャネル形成領域のソース・ドレ
イン領域とつながる端となる部分において狭い間隔で耐
酸化性被膜が露出するように耐イオン注入性被膜で覆い
、第二導電形形成のための不純物をイオン注入すること
により、耐酸化性被膜および耐イオン注入性被膜で覆わ
れた部分に中不純物？ｍ度ソース・ドレイン領域を、耐
酸化性被膜のみで覆われた部分に低不純物濃度ソース・
ドレイン領域を同時に形成するものとする。
濃度ソース・ドレイン領域のチャネル形成領域側に中不
純物濃度ソース・ドレイン領域が形成されるフィールド
・オフセット構造をもったＭＩＳ型ＦＥＴの製造方法に
おいて、第一導電形の半導体基板上に絶縁膜を介して少
なくともチャネル形成領域を覆う耐酸化性被膜を形成し
、次にその被膜上を、チャネル形成領域のソース・ドレ
イン領域とつながる端となる部分において狭い間隔で耐
酸化性被膜が露出するように耐イオン注入性被膜で覆い
、第二導電形形成のための不純物をイオン注入すること
により、耐酸化性被膜および耐イオン注入性被膜で覆わ
れた部分に中不純物？ｍ度ソース・ドレイン領域を、耐
酸化性被膜のみで覆われた部分に低不純物濃度ソース・
ドレイン領域を同時に形成するものとする。
耐酸化性被膜を一部露出させることにより、中不純物濃
度ソース・ドレイン領域近傍に同時に形成される低不純
物濃度領域は、ドレイン近傍のチャネル形成領域におけ
る電界集中を緩和させることができ、中不沌物濃度ソー
ス・ドレイン領域の４度を下げなくても高耐圧化が実現
できる。
度ソース・ドレイン領域近傍に同時に形成される低不純
物濃度領域は、ドレイン近傍のチャネル形成領域におけ
る電界集中を緩和させることができ、中不沌物濃度ソー
ス・ドレイン領域の４度を下げなくても高耐圧化が実現
できる。
第１図（ａ）〜ｆｆｌは本発明の一実施例のＮチャネル
Ｍｉｓ型ＦＥＴの製造工程を示し、第２図と共通の部分
には同一の符号が付されている。まず、図（ａ）に示す
ように第２図ｔ８＋と同様にＰ形半導体基板１上にバッ
ファ酸化膜２を介して５ｉＪ４ＩＩ！のような耐酸化性
被膜３を被着する０次に図Ｑ）ｌのように、通常のＭ［
５ＬＳＩの製造工程により選択酸化のマスクとして耐酸
化性被膜３のパターンを第一のレジスト膜パターン１１
により形成する０次いで、この加工に用いたレジスト膜
パターン１１を全面除去した後、新たに第二のレジスト
膜パターン１２を形成するが、その際図＋ｃ＋に示すよ
うに少なくともＦＥＴのチャネル形成領域となる領域上
のレジスト膜パターン１２は、前記ＦＥＴのチャネル形
成領域上の耐酸化性被膜３の加工寸法よりも小さくパタ
ーニングしておき、それ以外は耐酸化性被膜３の加工寸
法通りにパターニングする。このパターニングが完了し
た状態で、図（ｄ）に示すようなりんの低ドーズイオン
注入４を投影飛程（Ｒｐ）とその標準偏差（ΔＲｐ）の
和が、！を酸化性被膜３上にレジスト膜パターン１２か
ない領域直下の半導体基Ｆｉ１に少なくとも到達するよ
うな条件で行えば、耐酸化性被膜３上にレジスト膜パタ
ーン１２がある領域直下の半導体基板１には、りん不純
物４１は導入されないが、フィールド酸化膜６となる耐
酸化性被膜３のない領域の半導体基板１には、中４度に
、同時に耐酸化性被膜３上にレジスト膜パターンがない
領域直下の半導体基板１には低濃度に不純物４１を導入
することができる。この後、レジスト膜パターン１２を
全面除去し、１１００℃、１５０分程度のスチームによ
る酸化を行うことによって、図ｉｅｌに示すように、耐
酸化性被膜３に覆われない部分に生ずるフィールド酸化
膜６の直下にＮ形中不純物濃度ソース・ドレイン領域５
とゲート側のソース・ドレイン領域端部にＮ形像不純物
濃度ソース・ドレイン領域１０を形成できる。その後、
従来技術を用いて、ゲート絶縁膜７．ゲート電ｉ８．Ｎ
形高不鈍物濃度ソース・ドレイン領域９を各々形成した
のが図（ｆｌである０以上の工程により、フィールド酸
化膜６の直下に中不純物濃度ソース・ドレイン領域５を
、ゲート側のソース・ドレイン端部に低濃度ソース・ド
レイン領域１０を形成することができる。
Ｍｉｓ型ＦＥＴの製造工程を示し、第２図と共通の部分
には同一の符号が付されている。まず、図（ａ）に示す
ように第２図ｔ８＋と同様にＰ形半導体基板１上にバッ
ファ酸化膜２を介して５ｉＪ４ＩＩ！のような耐酸化性
被膜３を被着する０次に図Ｑ）ｌのように、通常のＭ［
５ＬＳＩの製造工程により選択酸化のマスクとして耐酸
化性被膜３のパターンを第一のレジスト膜パターン１１
により形成する０次いで、この加工に用いたレジスト膜
パターン１１を全面除去した後、新たに第二のレジスト
膜パターン１２を形成するが、その際図＋ｃ＋に示すよ
うに少なくともＦＥＴのチャネル形成領域となる領域上
のレジスト膜パターン１２は、前記ＦＥＴのチャネル形
成領域上の耐酸化性被膜３の加工寸法よりも小さくパタ
ーニングしておき、それ以外は耐酸化性被膜３の加工寸
法通りにパターニングする。このパターニングが完了し
た状態で、図（ｄ）に示すようなりんの低ドーズイオン
注入４を投影飛程（Ｒｐ）とその標準偏差（ΔＲｐ）の
和が、！を酸化性被膜３上にレジスト膜パターン１２か
ない領域直下の半導体基Ｆｉ１に少なくとも到達するよ
うな条件で行えば、耐酸化性被膜３上にレジスト膜パタ
ーン１２がある領域直下の半導体基板１には、りん不純
物４１は導入されないが、フィールド酸化膜６となる耐
酸化性被膜３のない領域の半導体基板１には、中４度に
、同時に耐酸化性被膜３上にレジスト膜パターンがない
領域直下の半導体基板１には低濃度に不純物４１を導入
することができる。この後、レジスト膜パターン１２を
全面除去し、１１００℃、１５０分程度のスチームによ
る酸化を行うことによって、図ｉｅｌに示すように、耐
酸化性被膜３に覆われない部分に生ずるフィールド酸化
膜６の直下にＮ形中不純物濃度ソース・ドレイン領域５
とゲート側のソース・ドレイン領域端部にＮ形像不純物
濃度ソース・ドレイン領域１０を形成できる。その後、
従来技術を用いて、ゲート絶縁膜７．ゲート電ｉ８．Ｎ
形高不鈍物濃度ソース・ドレイン領域９を各々形成した
のが図（ｆｌである０以上の工程により、フィールド酸
化膜６の直下に中不純物濃度ソース・ドレイン領域５を
、ゲート側のソース・ドレイン端部に低濃度ソース・ド
レイン領域１０を形成することができる。
本発明によれば、従来のフィールド・オフセット構造を
もったＭＩＳＦＥＴの製造の際、耐イオン注入性被膜の
加工により耐酸化性被膜の一部を露出させることにより
中不純物濃度ソース・ドレイン領域のチャネル形成領域
側に低不純物濃度ソース・ドレイン領域を備えることが
でき、電界集中を緩和して耐圧をさらに向上させること
ができた。
もったＭＩＳＦＥＴの製造の際、耐イオン注入性被膜の
加工により耐酸化性被膜の一部を露出させることにより
中不純物濃度ソース・ドレイン領域のチャネル形成領域
側に低不純物濃度ソース・ドレイン領域を備えることが
でき、電界集中を緩和して耐圧をさらに向上させること
ができた。
第１図ｆａｌ〜（ｆｌは本発明の一実施例の製造工程を
順次示す断面図、第２図［ａｌ〜＋ｄ＋は従来の製造工
程を順次示す断面閏である。 １：Ｐ形半導体基板、３：耐酸化性被膜、４：イオン注
入、４１：不純物、５：Ｎ形中不純物濃度ソース・ドレ
イン領域、６：フィールド酸化膜、７：ゲート絶縁膜、
８：ゲート電極、９：Ｎ形高不純物濃度ソース・ドレイ
ン領域、１０：Ｎ形低不第１図 第２図
順次示す断面図、第２図［ａｌ〜＋ｄ＋は従来の製造工
程を順次示す断面閏である。 １：Ｐ形半導体基板、３：耐酸化性被膜、４：イオン注
入、４１：不純物、５：Ｎ形中不純物濃度ソース・ドレ
イン領域、６：フィールド酸化膜、７：ゲート絶縁膜、
８：ゲート電極、９：Ｎ形高不純物濃度ソース・ドレイ
ン領域、１０：Ｎ形低不第１図 第２図
Claims (1)
- １）高不純物濃度ソース・ドレイン領域のチャネル形成
領域側に中不純物濃度ソース・ドレイン領域が形成され
るフィールド・オフセット構造をもったＭＩＳ型電界効
果トランジスタの製造方法において、第一導電形の半導
体基板上に絶縁膜を介して少なくともチャネル形成領域
を覆う耐酸化性被膜を形成し、次にその被膜上を、チャ
ネル形成領域のソース・ドレイン領域とつながる端とな
る部分において狭い間隔で耐酸化性被膜が露出するよう
に耐イオン注入性被膜で覆い、第二導電形形成のための
不純物をイオン注入することにより、耐酸化性被膜およ
び耐イオン注入性被膜で覆われない部分に中不純物濃度
ソース・ドレイン領域を、耐酸化性被膜のみで覆われた
部分に低不純物濃度ソース・ドレイン領域を同時に形成
することを特徴とするＭＩＳ型電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28076088A JPH02126645A (ja) | 1988-11-07 | 1988-11-07 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28076088A JPH02126645A (ja) | 1988-11-07 | 1988-11-07 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126645A true JPH02126645A (ja) | 1990-05-15 |
Family
ID=17629572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28076088A Pending JPH02126645A (ja) | 1988-11-07 | 1988-11-07 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054367A (en) * | 1992-03-13 | 2000-04-25 | Texas Instruments Incorporated | Ion implant of the moat encroachment region of a LOCOS field isolation to increase the radiation hardness |
| KR100365483B1 (ko) * | 1999-03-19 | 2002-12-18 | 가부시끼가이샤 도시바 | 반도체장치의 제조방법 |
-
1988
- 1988-11-07 JP JP28076088A patent/JPH02126645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054367A (en) * | 1992-03-13 | 2000-04-25 | Texas Instruments Incorporated | Ion implant of the moat encroachment region of a LOCOS field isolation to increase the radiation hardness |
| KR100365483B1 (ko) * | 1999-03-19 | 2002-12-18 | 가부시끼가이샤 도시바 | 반도체장치의 제조방법 |
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