JPH07120804B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関するもので、特に
絶縁基板上に設けられた半導体単結晶層にMOS型電界効
果トランジスタ（以下、MOSFETと略す）を形成したよう
ないわゆるSOI（Silicon On Insulator）デバイスの製
造方法に関するものである。

［従来の技術］ 第6A図はSOIトランジスタとしての従来の半導体装置の
一例を示す平面図であり、第6B図は第6A図における線Ｘ
−Ｘに沿う断面図である。以下、これら第6A図および第
6B図を参照して従来の半導体装置について説明する。

図において、絶縁基板１上には、素子分離絶縁膜２と、
ソース領域３と、ドレイン領域４と、チャネル領域58B
とが設けられる。チャネル領域5B上にはゲート絶縁膜７
を介してゲート電極6Bが配置される。ゲート絶縁膜７は
ゲート電極6Bの電位によりチャネル領域5Bに発生するキ
ャリア数を制御し、ソース領域３からドレイン領域４へ
流れるキャリアを制御する。素子分離絶縁膜２、ソース
領域３、ドレイン領域４およびチャネル領域5B上の所定
の領域は、層間絶縁膜８が設けられる。この層間絶縁膜
８は、その上に設けられる金属配線層12、13および14と
ゲート電極6B、ソース領域３およびドレイン領域４とを
電気的に絶縁している。金属配線層12、13および14は、
それぞれ、貫通孔９、10および11を介して所定の位置に
てソース領域３、ドレイン領域４およびゲート電極6Bと
接続される。それによって、金属配線層12、13および14
は、ソース領域３、ドレイン領域４およびゲート電極6B
を低抵抗で延長させている。

［発明が解決しようとする問題点］ 従来の半導体装置は以上のように構成されているため、
ゲートに電圧を印加して、キャリアの通り路であるチャ
ネルを形成して動作状態においた際、チャネル下でドレ
インから延びた空乏層がソースまで届き、この領域のポ
テンシャル低下のためチャネルよりも下部の空乏領域を
直接キャリアが注入され、急激な通電電流の増加、いわ
ゆるパンチスルーを招き、動作耐圧が著しく低下すると
いう問題点があった。また、ドレイン近傍で衝突電離し
た電子−正孔のうち、正孔がチャネル下部の浮動領域ま
で拡散し、その部分の電位を上げるためにチャネル電流
が増加してId−Vd特性（ドレイン電流−ドレイン電圧特
性）にくびれを生じるキンク効果（第５図参照 図中で
丸印で示した部分をいう）が起こるという問題点もあっ
た。

この発明は上記のような問題点を解消するためになされ
たもので、いわゆるショートチャネル効果やキンク効果
を低減し得るような高性能のSOIトランジスタを自己整
合的に形成することができ、かつ、容易に製造すること
ができる半導体装置の製造方法を提供することを目的と
する。

［問題点を解決するための手段］ この発明に係る半導体装置の製造方法は、絶縁物上に形
成した半導体層上に酸化防止膜を形成する工程と、酸化
防止膜の上部表面上にマスク層を形成する工程と、マス
ク層をマスクとして半導体層に不純物をイオン注入する
ことによってソース／ドレイン領域を形成する工程と、
マスク層をマスクとして酸化防止膜を除去する工程と、
マスク層を除去する工程と、酸化防止膜をマスクとして
ソース／ドレイン領域の上部表面上に酸化膜を選択的に
形成する工程と、酸化膜をマスクとして半導体層の一部
および前記酸化防止膜を除去して、半導体層の残部の厚
さがゲート電極へのゲート電圧印加により、そのすべて
が空乏化される厚さとなるように所定形状の溝状部分を
形成する工程と、酸化膜を除去する工程と、溝状部分に
ゲート絶縁膜を介してゲート電極を形成する工程とを含
む。

［作用］ この発明における半導体装置の製造方法は、マスク層を
マスクとしソース／ドレイン領域を形成し、このマスク
層の反転パターンとなる酸化膜をマスクとして半導体の
一部および酸化防止膜を除去して所定形状の溝状部分を
形成し、この溝状部分にゲート電極を形成することがで
きるので、ソース／ドレイン領域およびゲート電極を自
己整合的に形成することができる。

［発明の実施例］ 第1A図、第1B図、第1C図、第1D図、第1E図はこの発明の
一実施例の半導体装置を示す図であり、特に、第1A図は
その平面図を示し、第1B図は第1A図におけるＹ−Ｙを沿
う断面図を示し、第1C図から第1E図はこの発明にかかる
半導体装置の製造方法の一例を示している。以下、これ
ら第1A図から第1E図を参照してこの発明の一実施例につ
いて説明する。

第1A図から第1E図に示す実施例は、以下の点を除いて第
6A図および第6B図に示す従来例と同様であり、相当する
部分には同一の参照番号を付しその説明を省略する。こ
の実施例では、絶縁基板１上に、半導体単結晶層15を設
け、この半導体単結晶層の一部の部分を溝状に加工して
半導体単結晶層の溝状部分16を形成する。この溝状部分
に、ゲート酸化膜７を挾んで、ゲート電極6Aを設け、こ
のゲート電極下に濃度の低いＰ型あるいはＮ型の厚さの
薄い半導体単結晶層、すなわち、チャネル領域5Aを配置
し、さらに、ソース領域３およびドレイン領域４をチャ
ネル領域5Aと反対の導電型を持つように設ける。このよ
うな構成において、ゲート電極6Aに電圧を印加すると、
チャネル領域5Aにキャリアのパスができ、ゲート電圧に
制御されたソース・ドレイン間の電流が得られる。この
半導体単結晶層15は素子分離絶縁膜２により、他の半導
体単結晶層と完全に分離され、また、この上に層間絶縁
膜８を設け、貫通孔９〜11を通じて金属配線層12〜14を
電極として取付けてある。このように構成されるのがMO
SFETの一例である。

次に第1B図に示した構造を製造する方法の一例をシリコ
ン半導体を例にとって示す。第1C図に示すように、半導
体単結晶層15、ここではシリコン単結晶層、上にシリコ
ン窒化膜18を薄く堆積した後、この上の写真製版プロセ
スにより選択的にフォトレジスト17を付着させる。ここ
で、選択的にフォトレジストのない部分にチャネル領域
5Aとは導電型の異なる不純物をイオン注入法等により導
入し、ソース領域３およびドレイン領域４を形成する。

次に、フォトレジスト17の存在しない部分のシリコン窒
化膜18をエッチングにより除去し、フォトレジスト17を
除去した後に熱処理を行ない、シリコン窒化膜18の存在
しない部分に厚いシリコン酸化膜19を選択的に成長させ
る。（第1D図） その後、この厚いシリコン酸化膜19をマスクに、シリコ
ン窒化膜18、半導体単結晶層15のエッチングを行ない、
半導体単結晶層の溝状部分16を形成する。その後、厚い
シリコン酸化膜19を除去し、ゲート絶縁膜７を形成した
上に、ポリシリコン等のゲート電極材料を堆積し、さら
に半導体単結晶層15の表面層まで平坦化プロセスにより
エッチングを行ない、第1E図に示した構造を形成する。
この後、普通の半導体プロセスフローに従い、所望のMO
SFETを製造する。

次に動作について説明する。溝状の薄い半導体単結晶層
部分16がない場合は、チャネル領域5Aの長さが２μｍ程
度より短くなると、キャリアのパスがゲート直下より深
い部分にでき、ソース・ドレイン間の電流がゲート電圧
により制御できなくなったり、ドレイン近傍での電界集
中により電子が加速され、電子−正孔対を多数生成する
等のいわゆるショートチャネル効果およびキンク効果が
現われる。そこで、上記実施例では、半導体活性層15に
溝状部分16を形成し、半導体単結晶領域、すなわちチャ
ネル領域5Aを薄く形成している。このチャネル領域5Aの
半導体単結晶層の厚さは、ゲート電圧印加時にすべて空
乏化するように、たとえば500〜1500Åに設定し、この
領域の不純物濃度はたとえば１〜５×10¹⁶/cm³に設定す
る。この結果、キャリアの移動できる領域がゲート絶縁
膜７直下の狭い領域に限定され、チャネルの全領域のゲ
ート電圧で制御することが可能となる。また、ソース領
域３、ドレイン領域４のそれぞれの端部が溝状部分Ｂの
下方にある薄い半導体単結晶層においてチャネル領域5A
と接するように構成することにより、ドレイン領域４の
エッジ部をなくすことができ、ドレインエッジ部での電
界集中を防ぎ、余分の電子−正孔対の発生を抑えること
ができる。

以上の構成をとることにより、チャネル領域5Aの長さが
１μｍ以下の短いトランジスタにおいても、ソース・ド
レイン間の電流を正確にゲート電圧により制御すること
が可能となり、高速でかつ高信頼性の半導体装置を得る
ことができる。

なお、上記実施例では、絶縁基板１上に形成された１層
のMOSFETについて説明したが、絶縁基板１の下にさらに
同様のMOSFETあるいは他の素子を形成するような構造で
あってもよい。

次にこの発明により得られるキンク効果低減のメリット
とその応用例について説明する。

キンクというのは、第５図に示すSOI−Ｎチャネルトラ
ンジスタのId−Vd特性において、丸印で示した部分に出
現するくびれをいう。また、キンクが出現する現象をキ
ンク効果という。

第５図に示したようなキンクが発生するＮチャネルトラ
ンジスタを用いてCMOSインバータを構成した場合の入出
力特性を第２図に点線で示す。キンクのないトランジス
タで構成した入出力特性（第２図に実線で示す）と比較
すると直線性が劣ることがわかる。これはたとえば、ア
ナログ回路の１つである第３図に示すようなＡ−Ｄコン
バータを動作させる際に問題となり、第４図に示すよう
なコンパレータ部のアンプ（インバータで構成されてい
る）のゲイン特性が損われ、増幅特性に悪影響を与え
る。

このキンクが出現すると回路構成上好ましくない場合が
多く、この発明により製造したキンクが出現しない高性
能なトランジスタを用いれば、Ａ−Ｄコンバータのゲイ
ン特性を損うことなく、増幅特性に影響のないＡ−Ｄコ
ンバータ用のアンプを得ることができるほか、多くの他
の回路にも応用できるという効果がある。

［発明の効果］ 以上のように、この発明によれば自己整合的にソース／
ドレイン領域およびゲート電極を形成することができる
ので、いわゆるショートチャネル効果やキンク効果を低
減し得るような高性能のSOIトランジスタを自己整合的
に形成することができ、かつ、容易に製造することが可
能となる。

【図面の簡単な説明】

第1A図および第1B図はこの発明の一実施例の半導体装置
の構造を示す平面図および断面図であり、第1C図、第1D
図および第1E図はこの発明に係る半導体装置の製造方法
の一実施例を示す断面図であり、第２図はこの発明に係
る半導体装置を利用したCMOSインバータの入力出力特性
図であり、第３図はＡ−Ｄコンバータのブロック図であ
り、第４図はＡ−Ｄコンバータのコンパレータ回路図で
あり、第５図はキンクを有するSOI−Ｎチャネルトラン
ジスタのId−Vd特性図であり、第6A図および第6B図は従
来の半導体装置の一例を示す平面図および断面図であ
る。 図において、１は絶縁基板、２は素子分離絶縁膜、３は
ソース領域、４はドレイン領域、5A、5Bはチャネル領
域、6A、6Bはゲート電極、７はゲート絶縁膜、８は層間
絶縁膜、９〜11は貫通孔、12〜14は金属配線層、15は半
導体単結晶層、16は半導体単結晶層の溝状部分、17はフ
ォトレジスト、18はシリコン窒化膜、19はシリコン酸化
膜を示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】絶縁物上に形成した半導体層上に酸化防止
   膜を形成する工程と、 前記酸化防止膜の上部表面上にマスク層を形成する工程
   と、 前記マスク層をマスクとして前記半導体層に不純物をイ
   オン注入することによってソース／ドレイン領域を形成
   する工程と、 前記マスク層をマスクとして前記酸化防止膜を除去する
   工程と、 前記マスク層を除去する工程と、 前記酸化防止膜をマスクとして前記ソース／ドレイン領
   域の上部表面上に酸化膜を選択的に形成する工程と、 前記酸化膜をマスクとして前記半導体層の一部および前
   記酸化防止膜を除去して、前記半導体層の残部の厚さが
   ゲート電極へのゲート電圧印加により、そのすべてが空
   乏化される厚さとなるように所定形状の溝状部分を形成
   する工程と、 前記酸化膜を除去する工程と、 前記溝状部分にゲート絶縁膜を介して前記ゲート電極を
   形成する工程とを含む半導体装置の製造方法。