JP2001156294A - パワーｍｏｓデバイス及びその製造方法 - Google Patents
パワーｍｏｓデバイス及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 電極間キャパシタンスを減少させるパワーＭ
ＯＳデバイスを提供する。 【解決手段】 パワーＭＯＳデバイスは、（１）少なく
とも２マイクロメートル以上の厚さのゲート酸化物を用
い；（２）段状のゲート酸化物を用い；（３）ドレイン
に重なるエリアからポリシリコンをエッチングして、ド
レイン上のエリアにはポリシリコン領域を残さずに、実
質的にチャネル上に二つの小さなポリシリコン領域を残
し；（４）チャネル領域上の小セクションをエッチング
して、三つのポリシリコンでできたエリアを残し、その
内の二つがチャネル上でゲートを形成し、三つ目がドレ
インに重なるエリアにあることによって、ゲート−ドレ
インキャパシタンスＣＧＤを減少させる。
ＯＳデバイスを提供する。 【解決手段】 パワーＭＯＳデバイスは、（１）少なく
とも２マイクロメートル以上の厚さのゲート酸化物を用
い；（２）段状のゲート酸化物を用い；（３）ドレイン
に重なるエリアからポリシリコンをエッチングして、ド
レイン上のエリアにはポリシリコン領域を残さずに、実
質的にチャネル上に二つの小さなポリシリコン領域を残
し；（４）チャネル領域上の小セクションをエッチング
して、三つのポリシリコンでできたエリアを残し、その
内の二つがチャネル上でゲートを形成し、三つ目がドレ
インに重なるエリアにあることによって、ゲート−ドレ
インキャパシタンスＣＧＤを減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳデバ
イスに関する。ＭＯＳ（金属酸化物半導体）デバイス
は、絶縁層（一般に酸化珪素）の上にゲート導電層を有
し、半導体デバイスの残りの部分を下側に有する電子装
置である。ＭＯＳテクノロジーは、ＭＯＳ集積回路、Ｍ
ＯＳ論理回路、ＭＯＳコンデンサ及びＭＯＳ電界効果ト
ランジスタに見い出すことができる。本発明は、ＩＧＢ
Ｔｓ、ＭＯＳＦＥＴｓ、およびＤＭＯＳとして知られて
いるタイプのＭＯＳＦＥＴなどのパワーＭＯＳデバイス
に関する。
イスに関する。ＭＯＳ（金属酸化物半導体）デバイス
は、絶縁層（一般に酸化珪素）の上にゲート導電層を有
し、半導体デバイスの残りの部分を下側に有する電子装
置である。ＭＯＳテクノロジーは、ＭＯＳ集積回路、Ｍ
ＯＳ論理回路、ＭＯＳコンデンサ及びＭＯＳ電界効果ト
ランジスタに見い出すことができる。本発明は、ＩＧＢ
Ｔｓ、ＭＯＳＦＥＴｓ、およびＤＭＯＳとして知られて
いるタイプのＭＯＳＦＥＴなどのパワーＭＯＳデバイス
に関する。
【０００２】
【従来の技術】「電界効果トランジスタ」（ＦＥＴ）
は、ユニポーラ電圧制御トランジスタである。他の主要
なタイプのトランジスタ（バイポーラトランジスタ）と
同様にＦＥＴｓは、主として増幅（信号を受信して、そ
の信号を増幅する）と、スイッチング（オン／オフ状態
のスイッチング、または二つの別個の動作レベル間のス
イッチング）に用いられる。ＦＥＴデバイスは「ユニポ
ーラ」であるが、これはその動作が一種類の電荷キャリ
ア、すなわち（ｎ型にドープしたシリコン中の）電子、
あるいは（ｐ型にドープしたシリコン中の）ホールのみ
の動きを必要とするためである。電界効果トランジスタ
は三つの基本的な電極、すなわちゲート、ドレイン、ソ
ースを有している。図１はその基本的な概略図を示して
いる。デバイスは「電圧制御」であるが、これはソース
とドレインの間を流れる電流がゲート電圧で制御される
ためである。電流は、ソースとドレインの間の（ｎ型又
はｐ型に）ドープした半導体のチャネル内を流れる。ゲ
ート電極へ電圧を印加することによって、チャネルを介
して流れる電流が制御され、チャネルの導電度（すなわ
ち抵抗）が変化する。このためＦＥＴは、電圧制御可変
抵抗又はスイッチとして機能する。「電界効果」の用語
は、チャネル内の導電度が、ゲートに印加される電圧に
よって生じる電界によって制御されるという事実を示し
ている。ＦＥＴｓの二つの基本タイプは、ＪＦＥＴｓ
（接合電界効果トランジスタ）及びＭＯＳＦＥＴｓであ
る。
は、ユニポーラ電圧制御トランジスタである。他の主要
なタイプのトランジスタ（バイポーラトランジスタ）と
同様にＦＥＴｓは、主として増幅（信号を受信して、そ
の信号を増幅する）と、スイッチング（オン／オフ状態
のスイッチング、または二つの別個の動作レベル間のス
イッチング）に用いられる。ＦＥＴデバイスは「ユニポ
ーラ」であるが、これはその動作が一種類の電荷キャリ
ア、すなわち（ｎ型にドープしたシリコン中の）電子、
あるいは（ｐ型にドープしたシリコン中の）ホールのみ
の動きを必要とするためである。電界効果トランジスタ
は三つの基本的な電極、すなわちゲート、ドレイン、ソ
ースを有している。図１はその基本的な概略図を示して
いる。デバイスは「電圧制御」であるが、これはソース
とドレインの間を流れる電流がゲート電圧で制御される
ためである。電流は、ソースとドレインの間の（ｎ型又
はｐ型に）ドープした半導体のチャネル内を流れる。ゲ
ート電極へ電圧を印加することによって、チャネルを介
して流れる電流が制御され、チャネルの導電度（すなわ
ち抵抗）が変化する。このためＦＥＴは、電圧制御可変
抵抗又はスイッチとして機能する。「電界効果」の用語
は、チャネル内の導電度が、ゲートに印加される電圧に
よって生じる電界によって制御されるという事実を示し
ている。ＦＥＴｓの二つの基本タイプは、ＪＦＥＴｓ
（接合電界効果トランジスタ）及びＭＯＳＦＥＴｓであ
る。
【０００３】図２は、水平ＭＯＳＦＥＴ（金属酸化物半
導体電界効果トランジスタ）を示す図である。ＭＯＳＦ
ＥＴは電界効果トランジスタの一種であり、絶縁物とし
て作用する二酸化珪素（ＳｉＯ２）でできた薄膜層によ
って、半導体基体（チャネルを流れるソース−ドレイン
電流を含む）の残りの部分から、絶縁されているゲート
を有する。このため、ＭＯＳＦＥＴｓはまた、「絶縁−
ゲートＦＥＴｓ」又は「ＩＧＦＥＴｓ」と呼ばれてい
る。ＭＯＳＦＥＴｓでは、ゲート−チャネル抵抗は非常
に高く、約１０１４オームである。図３は、ソース、ド
レイン及びゲートコンタクトを備える別の水平ＭＯＳＦ
ＥＴを示す図である。ゲート電極は、多結晶シリコンで
できている（くだけた表現では、略して「ポリシリコ
ン」又は「ポリ」と呼ばれる）。多結晶シリコンは、十
分に高いドーピング濃度でドープされており、導電性で
ある。
導体電界効果トランジスタ）を示す図である。ＭＯＳＦ
ＥＴは電界効果トランジスタの一種であり、絶縁物とし
て作用する二酸化珪素（ＳｉＯ２）でできた薄膜層によ
って、半導体基体（チャネルを流れるソース−ドレイン
電流を含む）の残りの部分から、絶縁されているゲート
を有する。このため、ＭＯＳＦＥＴｓはまた、「絶縁−
ゲートＦＥＴｓ」又は「ＩＧＦＥＴｓ」と呼ばれてい
る。ＭＯＳＦＥＴｓでは、ゲート−チャネル抵抗は非常
に高く、約１０１４オームである。図３は、ソース、ド
レイン及びゲートコンタクトを備える別の水平ＭＯＳＦ
ＥＴを示す図である。ゲート電極は、多結晶シリコンで
できている（くだけた表現では、略して「ポリシリコ
ン」又は「ポリ」と呼ばれる）。多結晶シリコンは、十
分に高いドーピング濃度でドープされており、導電性で
ある。
【０００４】
【発明が解決しようとする課題】電気的にチャージされ
た導体を、（誘電性の）絶縁材料によって分離すると必
ずキャパシタンスが形成される。キャパシタンスは、電
圧を印加した時に電荷を保持する性能を示す単位であ
り、またキャパシタを構成する導体間の電位差に対する
一方の導体（他方の導体と同じ大きさで反対の電荷であ
る）の電荷の比であり、式：Ｃ＝ｑ÷Ｖで定義される。
ＦＥＴスイッチでは、一方の電極から他方の電極へ複数
のキャパシタンスが現れる。これらの電極は所定量の電
荷を有し、電圧によって分離されているからである。こ
れは、「電極間キャパシタンス」として知られている。
キャパシタンスには、ドレイン−ソース（ＣＤＳ）（又
は入力−出力）間キャパシタンスと、ゲート−ソース
（ＣＧＳ）間キャパシタンスとがある。特に重要なの
は、ゲート電極−ドレイン電極（ＣＧＤ）間キャパシタ
ンスである。これらのキャパシタンスは不必要な寄生電
流である。従来から当業者は、ＭＯＳＦＥＴｓの性能を
改善するためにこれらの寄生電流を取り除くべく長年努
力してきた。
た導体を、（誘電性の）絶縁材料によって分離すると必
ずキャパシタンスが形成される。キャパシタンスは、電
圧を印加した時に電荷を保持する性能を示す単位であ
り、またキャパシタを構成する導体間の電位差に対する
一方の導体（他方の導体と同じ大きさで反対の電荷であ
る）の電荷の比であり、式：Ｃ＝ｑ÷Ｖで定義される。
ＦＥＴスイッチでは、一方の電極から他方の電極へ複数
のキャパシタンスが現れる。これらの電極は所定量の電
荷を有し、電圧によって分離されているからである。こ
れは、「電極間キャパシタンス」として知られている。
キャパシタンスには、ドレイン−ソース（ＣＤＳ）（又
は入力−出力）間キャパシタンスと、ゲート−ソース
（ＣＧＳ）間キャパシタンスとがある。特に重要なの
は、ゲート電極−ドレイン電極（ＣＧＤ）間キャパシタ
ンスである。これらのキャパシタンスは不必要な寄生電
流である。従来から当業者は、ＭＯＳＦＥＴｓの性能を
改善するためにこれらの寄生電流を取り除くべく長年努
力してきた。
【０００５】パワーＭＯＳＦＥＴは、１アンペア以上の
電流を損傷又は破壊を生じさせることなく扱うことがで
きるＭＯＳＦＥＴである。パワーＭＯＳＦＥＴｓは、高
周波スイッチング調整電源やモータ制御に用いられる。
パワーＭＯＳＦＥＴの一つに、二重拡散と呼ばれる技術
を用いたＤＭＯＳトランジスタである。拡散プロセスに
おいて、一極性の不純物原子を半導体基体内に拡散させ
ることによって、接合を形成する。半導体は所望の不純
物のガス雰囲気内で高温になる。二重拡散は、単一のマ
スク開口を介して行う不純物の二段階拡散（通常の拡散
に対する）を含む金属酸化物半導体プロセスである。こ
のプロセスにおいては、図４（ａ）に示すように、まず
Ｐ型不純物（又はドーパント）を拡散し、次いで図４
（ｂ）に示すように、Ｎ型不純物を拡散する。この技術
は、ジオメトリが拡散プロセス自体によって画定され、
続けて用いるフォトグラフィックマスクを誤って配列す
ることによって生じるエラーが排除されるため、ＤＭＯ
Ｓ回路内のように、接合間に非常に精密な距離を取るこ
とが要求される場合に用いられる。ＭＯＳトランジスタ
の動作速度は、チャネル長によって決定される；高速動
作用には、チャネルを短くする必要がある。
電流を損傷又は破壊を生じさせることなく扱うことがで
きるＭＯＳＦＥＴである。パワーＭＯＳＦＥＴｓは、高
周波スイッチング調整電源やモータ制御に用いられる。
パワーＭＯＳＦＥＴの一つに、二重拡散と呼ばれる技術
を用いたＤＭＯＳトランジスタである。拡散プロセスに
おいて、一極性の不純物原子を半導体基体内に拡散させ
ることによって、接合を形成する。半導体は所望の不純
物のガス雰囲気内で高温になる。二重拡散は、単一のマ
スク開口を介して行う不純物の二段階拡散（通常の拡散
に対する）を含む金属酸化物半導体プロセスである。こ
のプロセスにおいては、図４（ａ）に示すように、まず
Ｐ型不純物（又はドーパント）を拡散し、次いで図４
（ｂ）に示すように、Ｎ型不純物を拡散する。この技術
は、ジオメトリが拡散プロセス自体によって画定され、
続けて用いるフォトグラフィックマスクを誤って配列す
ることによって生じるエラーが排除されるため、ＤＭＯ
Ｓ回路内のように、接合間に非常に精密な距離を取るこ
とが要求される場合に用いられる。ＭＯＳトランジスタ
の動作速度は、チャネル長によって決定される；高速動
作用には、チャネルを短くする必要がある。
【０００６】水平ｎチャネルＤＭＯＳ（チャネルがｎ型
ドーパントからなるＤＭＯＳ）を図５（ｂ）に示す。こ
れは図５（ａ）に示す水平ｎチャネルＭＯＳＦＥＴと対
照的である。図６に、垂直ＤＭＯＳデバイスを示す。こ
の垂直ＭＯＳデバイスは、半導体スライスの背面に形成
したドレインコンタクトを有しており、電流がデバイス
を縦に流れる。底面のドレインコンタクトは、図５
（ａ）又は図２に示すような水平構造における表面配置
と対照的である。
ドーパントからなるＤＭＯＳ）を図５（ｂ）に示す。こ
れは図５（ａ）に示す水平ｎチャネルＭＯＳＦＥＴと対
照的である。図６に、垂直ＤＭＯＳデバイスを示す。こ
の垂直ＭＯＳデバイスは、半導体スライスの背面に形成
したドレインコンタクトを有しており、電流がデバイス
を縦に流れる。底面のドレインコンタクトは、図５
（ａ）又は図２に示すような水平構造における表面配置
と対照的である。
【０００７】ＩＧＢＴ（絶縁ゲートバイポーラトランジ
スタ）は、パワーＭＯＳＦＥＴとサイリスタの特性を組
み込んだ４層に分かれたパワー半導体デバイスである。
このＩＧＢＴを図７に示す。ＩＧＢＴは、電流が縦方向
に流れる垂直デバイスである。ＰＮＰバイポーラトラン
ジスタデバイスは、擬似ダーリントン（Ｄａｒｌｉｎｇ
ｔｏｎ）対（第１のトランジスタのエミッタが第２のト
ランジスタのベースに接続されている一対のバイポーラ
接合トランジスタ この構造は、直列結合を介した単一
のトランジスタよりもはるかに電流ゲインが高い。）に
おいてＮチャネルＭＯＳＦＥＴを駆動する。Ｐ＋コレク
タ層は導電性を変えて、コンダクタンスを「オン」状態
で増加させる。このため、定格３００ボルト以上の回路
に用いることができる。見かけ上は、ＩＢＧＴは、Ｐ＋
基体が底面にあることを除いてＭＯＳＦＥＴと同様の断
面を有しており、このためパワーＭＯＳＦＥＴよりもバ
イポーラトランジスタによく似た機能を有するようにな
る。Ｐ＋材料はコレクタを形成する。
スタ）は、パワーＭＯＳＦＥＴとサイリスタの特性を組
み込んだ４層に分かれたパワー半導体デバイスである。
このＩＧＢＴを図７に示す。ＩＧＢＴは、電流が縦方向
に流れる垂直デバイスである。ＰＮＰバイポーラトラン
ジスタデバイスは、擬似ダーリントン（Ｄａｒｌｉｎｇ
ｔｏｎ）対（第１のトランジスタのエミッタが第２のト
ランジスタのベースに接続されている一対のバイポーラ
接合トランジスタ この構造は、直列結合を介した単一
のトランジスタよりもはるかに電流ゲインが高い。）に
おいてＮチャネルＭＯＳＦＥＴを駆動する。Ｐ＋コレク
タ層は導電性を変えて、コンダクタンスを「オン」状態
で増加させる。このため、定格３００ボルト以上の回路
に用いることができる。見かけ上は、ＩＢＧＴは、Ｐ＋
基体が底面にあることを除いてＭＯＳＦＥＴと同様の断
面を有しており、このためパワーＭＯＳＦＥＴよりもバ
イポーラトランジスタによく似た機能を有するようにな
る。Ｐ＋材料はコレクタを形成する。
【０００８】パワーＭＯＳＦＥＴｓ、ＩＢＧＴｓおよび
ＤＭＯＳデバイスにおいて、ゲート電荷を減らす必要が
あると長年望まれてきた。キャパシタンス（Ｃ）は、電
圧（Ｖ）によって分割される二つのプレート間の電荷量
（ｑ）に等しいので、ゲート電荷が減少すれば、ゲート
電極からドレイン電極への電極間キャパシタンス（Ｃ
ＧＤ）が小さくなる。ゲート電荷を減少させることには
いくつかの利点がある。第１に、スイッチング時間の改
善によって、所定のゲートドライブ設定でオンオフ動作
がより速くなる。キャパシタンスは一般に、限定的な駆
動インピーダンス又は電流が有限であるため、回路内で
電圧が揺れる速さを制限する。ゲート電荷を低下させる
ことによって、所定のスイッチング速度を実現するのに
必要なピークゲート駆動電流を減少させ、同じ回路内で
より大きなゲート抵抗を用いることができる。これは、
実用上、ゲート振動と反対に改善された安定性と密接に
関係する。ゲート電荷が減少したデバイスが低いゲート
電圧で動作する場合、スイッチング時間における不利益
は、同じ相互コンダクタンスとスレッシュホールド電圧
を有するゲート電荷がより高いデバイスよりも少ない。
トランジスタにおいて、相互コンダクタンスは、電圧の
変化（ｄＶ／ｄｔ）に対する電流の変化（ｄＩ／ｄｔ）
の比である。電界効果トランジスタにおいては、相互コ
ンダクタンスは、ゲート−ソース電圧（ｄＶＧＳ／ｄ
ｔ）の変化に対するドレイン−ソース電流の変化（Ｉ
ＤＳ／ｄｔ）の比である。スレッシュホールド電圧は、
ソース−ドレインチャネルに電流が流れるＦＥＴの最も
低いゲート−ソース電圧ＶＧＳである。
ＤＭＯＳデバイスにおいて、ゲート電荷を減らす必要が
あると長年望まれてきた。キャパシタンス（Ｃ）は、電
圧（Ｖ）によって分割される二つのプレート間の電荷量
（ｑ）に等しいので、ゲート電荷が減少すれば、ゲート
電極からドレイン電極への電極間キャパシタンス（Ｃ
ＧＤ）が小さくなる。ゲート電荷を減少させることには
いくつかの利点がある。第１に、スイッチング時間の改
善によって、所定のゲートドライブ設定でオンオフ動作
がより速くなる。キャパシタンスは一般に、限定的な駆
動インピーダンス又は電流が有限であるため、回路内で
電圧が揺れる速さを制限する。ゲート電荷を低下させる
ことによって、所定のスイッチング速度を実現するのに
必要なピークゲート駆動電流を減少させ、同じ回路内で
より大きなゲート抵抗を用いることができる。これは、
実用上、ゲート振動と反対に改善された安定性と密接に
関係する。ゲート電荷が減少したデバイスが低いゲート
電圧で動作する場合、スイッチング時間における不利益
は、同じ相互コンダクタンスとスレッシュホールド電圧
を有するゲート電荷がより高いデバイスよりも少ない。
トランジスタにおいて、相互コンダクタンスは、電圧の
変化（ｄＶ／ｄｔ）に対する電流の変化（ｄＩ／ｄｔ）
の比である。電界効果トランジスタにおいては、相互コ
ンダクタンスは、ゲート−ソース電圧（ｄＶＧＳ／ｄ
ｔ）の変化に対するドレイン−ソース電流の変化（Ｉ
ＤＳ／ｄｔ）の比である。スレッシュホールド電圧は、
ソース−ドレインチャネルに電流が流れるＦＥＴの最も
低いゲート−ソース電圧ＶＧＳである。
【０００９】ゲート−ドレインＣＧＤキャパシタンスの
減少は、デバイスのゲートに低いｄＶ／ｄｔ相関スパイ
クを招き、このため突発的にデバイスがオンになり、引
いては過度の熱が生じて、デバイスを破壊することがあ
る。ゲート−ドレイン間キャパシタンス（ＣＧＤ）は、
スイッチング間のミラー効果によって増幅するので、こ
の寄生キャパシタンスは、抵抗性のポリシリコンゲート
材料でできた長いセクションにゲート信号を伝える際の
伝搬遅延から生ずる問題を増大させてしまう。ミラー効
果は、デバイスの電極間キャパシタンスが電子デバイス
の入出力間の有効なフィードバック通路を提供すること
によって起きる現象である。これが、デバイスの総入力
アドミッタンスに影響する結果、常にデバイスの総ダイ
ナミック入力キャパシタンスが、スタティック電極キャ
パシタンスの総量と同じか、あるいはそれより大きくな
る。
減少は、デバイスのゲートに低いｄＶ／ｄｔ相関スパイ
クを招き、このため突発的にデバイスがオンになり、引
いては過度の熱が生じて、デバイスを破壊することがあ
る。ゲート−ドレイン間キャパシタンス（ＣＧＤ）は、
スイッチング間のミラー効果によって増幅するので、こ
の寄生キャパシタンスは、抵抗性のポリシリコンゲート
材料でできた長いセクションにゲート信号を伝える際の
伝搬遅延から生ずる問題を増大させてしまう。ミラー効
果は、デバイスの電極間キャパシタンスが電子デバイス
の入出力間の有効なフィードバック通路を提供すること
によって起きる現象である。これが、デバイスの総入力
アドミッタンスに影響する結果、常にデバイスの総ダイ
ナミック入力キャパシタンスが、スタティック電極キャ
パシタンスの総量と同じか、あるいはそれより大きくな
る。
【００１０】通電とターンオフ損失の間のトレードオフ
関係は、ＩＢＧＴｓにおいて、狭いポリシリコン開口と
広いポリシリコンゲートを用いることによって高められ
る。このため、大きな入力キャパシタンスと特に高いゲ
ート−ドレイン間キャパシタンスＣＧＤを有するデバイ
スができる。これらのデバイスは、ＣＧＤが小さくなら
ない限り、振動動作が様々に変化する傾向にある。
関係は、ＩＢＧＴｓにおいて、狭いポリシリコン開口と
広いポリシリコンゲートを用いることによって高められ
る。このため、大きな入力キャパシタンスと特に高いゲ
ート−ドレイン間キャパシタンスＣＧＤを有するデバイ
スができる。これらのデバイスは、ＣＧＤが小さくなら
ない限り、振動動作が様々に変化する傾向にある。
【００１１】従来技術における解決法は、厚い酸化物ゲ
ート層、段状のゲートおよび分離したゲートを含んでい
る。各々の解決法を以下に別個に説明する。
ート層、段状のゲートおよび分離したゲートを含んでい
る。各々の解決法を以下に別個に説明する。
【００１２】本発明は、少なくとも一以上のソース領域
と少なくとも一以上のドレイン領域とを有するＭＯＳ半
導体基体層と、前記半導体基体を覆うゲート絶縁体と、
を備えるパワーＭＯＳデバイスであって、前記ゲート絶
縁体の上にある導電ゲートと、前記ゲートの下かつ前記
ソース領域と前記ドレイン領域の間にあり、ゲートに電
圧を印加した時に前記ソース領域と前記ドレイン領域の
間に電流を通すためのチャネルと、前記ゲート領域と前
記ドレイン領域の間のキャパシタンスを減少させる手段
と、を備えることを特徴とする。
と少なくとも一以上のドレイン領域とを有するＭＯＳ半
導体基体層と、前記半導体基体を覆うゲート絶縁体と、
を備えるパワーＭＯＳデバイスであって、前記ゲート絶
縁体の上にある導電ゲートと、前記ゲートの下かつ前記
ソース領域と前記ドレイン領域の間にあり、ゲートに電
圧を印加した時に前記ソース領域と前記ドレイン領域の
間に電流を通すためのチャネルと、前記ゲート領域と前
記ドレイン領域の間のキャパシタンスを減少させる手段
と、を備えることを特徴とする。
【００１３】ＭＯＳＦＥＴにおいて、金属又は多結晶ゲ
ートは、二酸化珪素（ＳｉＯ２）（酸化物と略す）又は
窒化珪素（ＳｉＮ）によってチャネル及び残りの部分の
トランジスタ（半導体基体）から絶縁されている。本願
出願人は、厚い酸化物（又は窒化珪素）を用いることに
よって、ゲート−ソースキャパシタンスＣＧＳ及びゲー
ト−ドレインキャパシタンスＣＧＤの両方を低下させる
ことを発見した。図８（ａ）は、従来用いられている薄
い酸化珪素絶縁物層２２を有するＭＯＳゲート構造を示
す図である。ポリシリコン２４の層はゲートを形成し、
絶縁物２２（ゲート酸化物）の上に層をなしている。酸
化珪素絶縁物２２は、底面にある半導体基体２０からポ
リシリコンゲート２４を絶縁しており、このため「ゲー
ト酸化物」とも呼ばれる。
ートは、二酸化珪素（ＳｉＯ２）（酸化物と略す）又は
窒化珪素（ＳｉＮ）によってチャネル及び残りの部分の
トランジスタ（半導体基体）から絶縁されている。本願
出願人は、厚い酸化物（又は窒化珪素）を用いることに
よって、ゲート−ソースキャパシタンスＣＧＳ及びゲー
ト−ドレインキャパシタンスＣＧＤの両方を低下させる
ことを発見した。図８（ａ）は、従来用いられている薄
い酸化珪素絶縁物層２２を有するＭＯＳゲート構造を示
す図である。ポリシリコン２４の層はゲートを形成し、
絶縁物２２（ゲート酸化物）の上に層をなしている。酸
化珪素絶縁物２２は、底面にある半導体基体２０からポ
リシリコンゲート２４を絶縁しており、このため「ゲー
ト酸化物」とも呼ばれる。
【００１４】図８（ｂ）は、厚い酸化物層２２を用いた
ＭＯＳゲート構造を示す図である。ポリシリコンゲート
２４と半導体基体２０は、図８（ａ）に示すものと全く
同じである。図９は、更に次の段落で詳述するが、ドレ
インエリアの上に絶縁酸化珪素（又はＳｉＮ）の厚い層
を有するＭＯＳデバイスのゲート構造を示す図である。
図８（ｃ）に示すように、半導体基体２０の上に、少な
くとも２μｍ以上の厚さを有する酸化珪素ゲート絶縁層
２２を設けている。半導体基体２０は、少なくとも一つ
以上のソースと、少なくとも一つ以上のドレインを有す
る（公知のものであり、簡略化するため図示していな
い）。この上に、ポリシリコンゲート層２４が形成され
ている。
ＭＯＳゲート構造を示す図である。ポリシリコンゲート
２４と半導体基体２０は、図８（ａ）に示すものと全く
同じである。図９は、更に次の段落で詳述するが、ドレ
インエリアの上に絶縁酸化珪素（又はＳｉＮ）の厚い層
を有するＭＯＳデバイスのゲート構造を示す図である。
図８（ｃ）に示すように、半導体基体２０の上に、少な
くとも２μｍ以上の厚さを有する酸化珪素ゲート絶縁層
２２を設けている。半導体基体２０は、少なくとも一つ
以上のソースと、少なくとも一つ以上のドレインを有す
る（公知のものであり、簡略化するため図示していな
い）。この上に、ポリシリコンゲート層２４が形成され
ている。
【００１５】図９（ａ）は、段状のゲート構造を有する
ＭＯＳトランジスタを示す図である。上述したように、
ゲート酸化物２２（半導体基体の残りの部分との絶縁物
として機能する）は、ドレイン２５のエリアの下でより
厚くなっている。図９（ａ）はＩＧＢＴセル構造を示し
ているが、その技術はすべてのＭＯＳデバイスに同様に
適用可能である。図９（ｂ）は、段状の絶縁酸化珪素２
２（又は窒化珪素）を有するＭＯＳデバイスを示す図で
ある。図９（ａ）及び（ｂ）に示すように、ゲート酸化
物２２に段２６を加えることによって、ドレイン２５に
重なる領域内でより厚いゲート酸化物を用いることがで
きる。段状の酸化物２６が厚ければ厚いほど、ゲート−
ドレインキャパシタンス（ＣＧＤ）が低くなる。好適な
実施例において、段状のゲート酸化物２６は、ドレイン
に重なるエリアで少なくとも約２マイクロメートルの厚
さがある。
ＭＯＳトランジスタを示す図である。上述したように、
ゲート酸化物２２（半導体基体の残りの部分との絶縁物
として機能する）は、ドレイン２５のエリアの下でより
厚くなっている。図９（ａ）はＩＧＢＴセル構造を示し
ているが、その技術はすべてのＭＯＳデバイスに同様に
適用可能である。図９（ｂ）は、段状の絶縁酸化珪素２
２（又は窒化珪素）を有するＭＯＳデバイスを示す図で
ある。図９（ａ）及び（ｂ）に示すように、ゲート酸化
物２２に段２６を加えることによって、ドレイン２５に
重なる領域内でより厚いゲート酸化物を用いることがで
きる。段状の酸化物２６が厚ければ厚いほど、ゲート−
ドレインキャパシタンス（ＣＧＤ）が低くなる。好適な
実施例において、段状のゲート酸化物２６は、ドレイン
に重なるエリアで少なくとも約２マイクロメートルの厚
さがある。
【００１６】段状のゲート酸化物２２（又は他の半導体
構造）を構築するため、蒸着、パターニング、ドーピン
グ及び熱処理の技術が利用される。蒸着は、ウェハ表面
に薄膜を付加するのに用いられる工程である。一つの層
が他の層上を設け、その層上に更に層が設ける。これら
の層は、絶縁物、半導体又は導体である。これらの層
は、二つの主要な技術：成長技術又は蒸着技術を用いて
被覆する。各層を設けた後、パターニングが行われる。
パターニングは一連のステップであり、付加した表面層
の選択した部分を除去する。パターニングは、層の上に
マスクを形成するステップと、マスクによって露出した
層の部分を選択的に除去するステップとを備える。除去
した後、マスクパターンがウェハ表面上に残る。除去さ
れた材料はホール又は島状構造を形成する。層をパター
ニングしてホール又は島状構造を生成するステップを図
９（ｃ）に示す。パターニングプロセスは、フォトマス
キング、マスキング、フォトリソグラフィ及びマイクロ
リソグラフィを含む。パターニング工程の目的は、ウェ
ハ表面内又は表面上に回路設計に必要な正確な寸法の回
路部分を創出することである。半導体材料でできたいく
つかの層は、その後ドープする。ドーピングは、ウェハ
表面に特定量のドーパント（「不純物」ともいう）を加
えるプロセスである。ドーピングの目的は、ウェハ表面
にＮ型又はＰ型領域を形成することにある。ドーピング
は、熱拡散工程及びイオン注入工程を用いることによっ
て行われる。
構造）を構築するため、蒸着、パターニング、ドーピン
グ及び熱処理の技術が利用される。蒸着は、ウェハ表面
に薄膜を付加するのに用いられる工程である。一つの層
が他の層上を設け、その層上に更に層が設ける。これら
の層は、絶縁物、半導体又は導体である。これらの層
は、二つの主要な技術：成長技術又は蒸着技術を用いて
被覆する。各層を設けた後、パターニングが行われる。
パターニングは一連のステップであり、付加した表面層
の選択した部分を除去する。パターニングは、層の上に
マスクを形成するステップと、マスクによって露出した
層の部分を選択的に除去するステップとを備える。除去
した後、マスクパターンがウェハ表面上に残る。除去さ
れた材料はホール又は島状構造を形成する。層をパター
ニングしてホール又は島状構造を生成するステップを図
９（ｃ）に示す。パターニングプロセスは、フォトマス
キング、マスキング、フォトリソグラフィ及びマイクロ
リソグラフィを含む。パターニング工程の目的は、ウェ
ハ表面内又は表面上に回路設計に必要な正確な寸法の回
路部分を創出することである。半導体材料でできたいく
つかの層は、その後ドープする。ドーピングは、ウェハ
表面に特定量のドーパント（「不純物」ともいう）を加
えるプロセスである。ドーピングの目的は、ウェハ表面
にＮ型又はＰ型領域を形成することにある。ドーピング
は、熱拡散工程及びイオン注入工程を用いることによっ
て行われる。
【００１７】本発明はまた、基体の一表面に複数のソー
ス領域を形成し、他の表面に一のドレイン領域を形成す
るステップと、前記半導体基体上にゲート絶縁物層を蒸
着するステップと、を備えるパワーＭＯＳデバイスの製
造方法であって、チャネル間にある領域において前記導
電ゲート材料層の部分を選択的に除去し、前記ドレイン
に重ねて分離シリコンゲートを形成するステップと、前
記チャネル上の領域から前記導電ゲート層の部分を選択
的に除去し、前記ドレインに重ねて前記ドレイン上のゲ
ート材料の中央部分を残すステップと、を備えることを
特徴とする。
ス領域を形成し、他の表面に一のドレイン領域を形成す
るステップと、前記半導体基体上にゲート絶縁物層を蒸
着するステップと、を備えるパワーＭＯＳデバイスの製
造方法であって、チャネル間にある領域において前記導
電ゲート材料層の部分を選択的に除去し、前記ドレイン
に重ねて分離シリコンゲートを形成するステップと、前
記チャネル上の領域から前記導電ゲート層の部分を選択
的に除去し、前記ドレインに重ねて前記ドレイン上のゲ
ート材料の中央部分を残すステップと、を備えることを
特徴とする。
【００１８】図９（ｄ）に示すように、ステップ１にお
いて、ドレイン２５を半導体基体の背面に形成する。次
いで、基体の前又は上側表面上に約２マイクロメートル
の厚さの厚いゲート絶縁物層２２を蒸着する。ステップ
３において、ゲート絶縁物層２２をパターニングして、
絶縁材料をその端部において薄くする。これによって、
ステップ４に示すように、絶縁ゲート酸化物層２２をド
レイン２５上のエリアの中央（段状の酸化物２６）で厚
くして、両端部を薄くする。ステップ５において、ポリ
シリコンゲート層２４を蒸着し、ドープして導電性を
得、これをパターニングしてゲートを形成する。その上
に、ステップ６に示すように、絶縁物３０でなる第２の
層を設ける。ステップ７に示すように、ゲート酸化物層
２２の厚いエリアの上の絶縁物でできた第２層内にホー
ル３２をパターニングする。ステップ８に示すように、
絶縁物３０でなる第２層の上に金属コンタクト層３４を
設けて、パターニングしたホール３２を埋め、ポリシリ
コンゲートへの導電路３６を形成する。導電路は、デバ
イスの様々な層上の回路を互いに接続したり、半導体基
体に接続するために用いられる導電材料を満たした垂直
開口である。導電路３６によって、ポリシリコンゲート
へ電圧を印加することができる。
いて、ドレイン２５を半導体基体の背面に形成する。次
いで、基体の前又は上側表面上に約２マイクロメートル
の厚さの厚いゲート絶縁物層２２を蒸着する。ステップ
３において、ゲート絶縁物層２２をパターニングして、
絶縁材料をその端部において薄くする。これによって、
ステップ４に示すように、絶縁ゲート酸化物層２２をド
レイン２５上のエリアの中央（段状の酸化物２６）で厚
くして、両端部を薄くする。ステップ５において、ポリ
シリコンゲート層２４を蒸着し、ドープして導電性を
得、これをパターニングしてゲートを形成する。その上
に、ステップ６に示すように、絶縁物３０でなる第２の
層を設ける。ステップ７に示すように、ゲート酸化物層
２２の厚いエリアの上の絶縁物でできた第２層内にホー
ル３２をパターニングする。ステップ８に示すように、
絶縁物３０でなる第２層の上に金属コンタクト層３４を
設けて、パターニングしたホール３２を埋め、ポリシリ
コンゲートへの導電路３６を形成する。導電路は、デバ
イスの様々な層上の回路を互いに接続したり、半導体基
体に接続するために用いられる導電材料を満たした垂直
開口である。導電路３６によって、ポリシリコンゲート
へ電圧を印加することができる。
【００１９】図１０（ａ）は、分割ゲートを有する垂直
ＭＯＳデバイスを示す図である。分割ゲート構造は、全
てのパワーＭＯＳデバイステクノロジーに適用すること
ができる。二つのチャネル４０の間にありドレイン２５
に重なる領域内でポリシリコンゲートをエッチングし
て、各チャネル４０のほぼ上に二つの小さいポリシリコ
ン領域２４（分割ゲート）を残す。次いで、ポリシリコ
ン２４を、ドレイン上のエリアから実質的に除去する。
この除去は、マスキング及びエッチングプロセスによっ
て行う。エッチングは、ウェットエッチング又はドライ
エッチングのどちらでもよい。分割ゲートは、この領域
のＣＧＤ負担をゼロまで減少させる。
ＭＯＳデバイスを示す図である。分割ゲート構造は、全
てのパワーＭＯＳデバイステクノロジーに適用すること
ができる。二つのチャネル４０の間にありドレイン２５
に重なる領域内でポリシリコンゲートをエッチングし
て、各チャネル４０のほぼ上に二つの小さいポリシリコ
ン領域２４（分割ゲート）を残す。次いで、ポリシリコ
ン２４を、ドレイン上のエリアから実質的に除去する。
この除去は、マスキング及びエッチングプロセスによっ
て行う。エッチングは、ウェットエッチング又はドライ
エッチングのどちらでもよい。分割ゲートは、この領域
のＣＧＤ負担をゼロまで減少させる。
【００２０】図１０（ｂ）〜（ｈ）は、分割ゲートを製
造するステップを示す図である。まず最初に、図１０
（ｂ）のステップ１に示すように、半導体基体を従来の
方法で加工して、Ｐ型ウェル内に二重拡散Ｎ型ソースを
領域を、又、基体背面にＮ型ドレイン領域を形成する。
図１０（ｃ）において、薄いゲート酸化物層２２を設け
る。図１０（ｄ）において、ポリシリコン層２４を蒸着
して、次いでドーピングを行い導電性を得る。図１０
（ｅ）において、チャネル４０とドレイン２５の間にあ
る領域をエッチングしてポリシリコン層２４を形成す
る。図１０（ｆ）において、絶縁物３０でできた第２層
を設ける。図１０（ｇ）において、ポリシリコンゲート
層２４、絶縁物３０でできた第２層およびゲート酸化物
２２を、ソース４２の上のエリア内でエッチングする。
メタルコンタクト層３４が、図１０（ｈ）において加え
られ、導電路３６を形成する。
造するステップを示す図である。まず最初に、図１０
（ｂ）のステップ１に示すように、半導体基体を従来の
方法で加工して、Ｐ型ウェル内に二重拡散Ｎ型ソースを
領域を、又、基体背面にＮ型ドレイン領域を形成する。
図１０（ｃ）において、薄いゲート酸化物層２２を設け
る。図１０（ｄ）において、ポリシリコン層２４を蒸着
して、次いでドーピングを行い導電性を得る。図１０
（ｅ）において、チャネル４０とドレイン２５の間にあ
る領域をエッチングしてポリシリコン層２４を形成す
る。図１０（ｆ）において、絶縁物３０でできた第２層
を設ける。図１０（ｇ）において、ポリシリコンゲート
層２４、絶縁物３０でできた第２層およびゲート酸化物
２２を、ソース４２の上のエリア内でエッチングする。
メタルコンタクト層３４が、図１０（ｈ）において加え
られ、導電路３６を形成する。
【００２１】低いゲート電荷／キャパシタンスは、セグ
メントゲートを用いることによって従来のシステムの欠
点なくして実現することができる。セグメントゲート
は、三つのポリシリコンエリアを形成するべく、チャネ
ル領域上でポリシリコンゲートを小セクションにエッチ
ングすることによって形成し、ポリシリコンの二つのエ
リアがチャネル上にゲートを形成し、ポリシリコンの三
つ目のエリアは、実質的にドレインと重なる部分にあ
る。中央のポリシリコンは、電界シールド接地を提供す
る。
メントゲートを用いることによって従来のシステムの欠
点なくして実現することができる。セグメントゲート
は、三つのポリシリコンエリアを形成するべく、チャネ
ル領域上でポリシリコンゲートを小セクションにエッチ
ングすることによって形成し、ポリシリコンの二つのエ
リアがチャネル上にゲートを形成し、ポリシリコンの三
つ目のエリアは、実質的にドレインと重なる部分にあ
る。中央のポリシリコンは、電界シールド接地を提供す
る。
【００２２】
【発明の実施の形態】本発明の実施の形態を添付の図面
を参照して説明する。図１１（ａ）を参照すると、チャ
ネル領域の上にあるポリシリコンゲートの小セクション
をどのようにエッチングしてポリシリコンでできた三つ
の領域を残すかが示されている。二つのエリアはチャネ
ル上にゲート２４（ａ）と２４（ｃ）を形成し、三つ目
のエリア２４（ｂ）はドレイン２５と実質的に重なる領
域において中央ゲートを形成する。次いで中央のポリシ
リコン領域２４（ｂ）は、コンタクト開口３６を介して
ソースと短絡する。エッチングしたポリシリコンエリア
からのＣＧＤ寄与がゼロまで減り、絶縁破壊における損
失は、薄いゲート酸化物の厚みによってダイシリコンか
ら分離されたポリシリコンを有することによって最小に
なる。中央のポリシリコンゲート２４（ｂ）はメタルコ
ンタクトエリア３４を介してソースに電気的に結合され
ている。図１１（ｂ）〜（ｈ）は、セグメントゲート構
造を有する垂直ＤＭＯＳデバイスを示す。図１２は、こ
の垂直ＤＭＯＳデバイスを実際にレイアウトした状態を
示す平面図である。
を参照して説明する。図１１（ａ）を参照すると、チャ
ネル領域の上にあるポリシリコンゲートの小セクション
をどのようにエッチングしてポリシリコンでできた三つ
の領域を残すかが示されている。二つのエリアはチャネ
ル上にゲート２４（ａ）と２４（ｃ）を形成し、三つ目
のエリア２４（ｂ）はドレイン２５と実質的に重なる領
域において中央ゲートを形成する。次いで中央のポリシ
リコン領域２４（ｂ）は、コンタクト開口３６を介して
ソースと短絡する。エッチングしたポリシリコンエリア
からのＣＧＤ寄与がゼロまで減り、絶縁破壊における損
失は、薄いゲート酸化物の厚みによってダイシリコンか
ら分離されたポリシリコンを有することによって最小に
なる。中央のポリシリコンゲート２４（ｂ）はメタルコ
ンタクトエリア３４を介してソースに電気的に結合され
ている。図１１（ｂ）〜（ｈ）は、セグメントゲート構
造を有する垂直ＤＭＯＳデバイスを示す。図１２は、こ
の垂直ＤＭＯＳデバイスを実際にレイアウトした状態を
示す平面図である。
【００２３】図１１（ｃ）〜（ｈ）は、セグメント構造
の製造プロセスを示す図である。まずステップ１に示す
ように、半導体基体２０はＰ型ウェル内に形成したＮ型
ソースと、ドレインを形成するＮ＋層とを備える。ステ
ップ２において、薄いゲート酸化物層２２を設ける。ス
テップ３において、ポリシリコンゲート層２４を蒸着す
る。ステップ４において、チャネル４０の真上にあって
ドレイン２５に重なる二つの領域内をエッチングして、
層２４でできた小セクションを形成する。全ての材料を
除去する代わりに、上述した分割ゲートの場合のよう
に、ポリシリコン２４（ｂ）でできた中央セクションを
ドレインの上のエリアに残す。ステップ５において、絶
縁物３０でできた第２層を設ける。ステップ６におい
て、第２の絶縁物層３０とゲート酸化物２２をソース４
２上のエリアと、中央ゲート２４（ｂ）の上のエリアに
おいてエッチングする。ステップ７でメタルコンタクト
層３４を設け、導電路３６を形成する。
の製造プロセスを示す図である。まずステップ１に示す
ように、半導体基体２０はＰ型ウェル内に形成したＮ型
ソースと、ドレインを形成するＮ＋層とを備える。ステ
ップ２において、薄いゲート酸化物層２２を設ける。ス
テップ３において、ポリシリコンゲート層２４を蒸着す
る。ステップ４において、チャネル４０の真上にあって
ドレイン２５に重なる二つの領域内をエッチングして、
層２４でできた小セクションを形成する。全ての材料を
除去する代わりに、上述した分割ゲートの場合のよう
に、ポリシリコン２４（ｂ）でできた中央セクションを
ドレインの上のエリアに残す。ステップ５において、絶
縁物３０でできた第２層を設ける。ステップ６におい
て、第２の絶縁物層３０とゲート酸化物２２をソース４
２上のエリアと、中央ゲート２４（ｂ）の上のエリアに
おいてエッチングする。ステップ７でメタルコンタクト
層３４を設け、導電路３６を形成する。
【００２４】図１３は、上述のデバイスのシミュレーシ
ョンの結果を要約した表であり、ゲート電荷をどの程度
最小化しているかを示す。全てのシミュレーションは、
図１１に示すような基本的なＤＭＯＳ、ＩＧＢＴセルに
集中している。段状のゲートセルは図８に対応してお
り、段状の酸化物の厚さは変化している。エッチングさ
れたポリシリコンセルは図１０に対応している。
ョンの結果を要約した表であり、ゲート電荷をどの程度
最小化しているかを示す。全てのシミュレーションは、
図１１に示すような基本的なＤＭＯＳ、ＩＧＢＴセルに
集中している。段状のゲートセルは図８に対応してお
り、段状の酸化物の厚さは変化している。エッチングさ
れたポリシリコンセルは図１０に対応している。
【００２５】表１は、上述した表における構造のゲート
電荷曲線を示す。低いゲート電荷デバイスの改良された
性能が明確に示されている。図１４は、同じフリーホイ
ールダイオード及びゲート回路を有する上述した構造の
ターンオン曲線を示す。ゲート電荷の低いセルが、ター
ンオンが最も速く、そのゲート電圧が最も速く最終値に
到達し、全ての構成のうち「動的飽和」が最も低いこと
を示している。図１５はターンオフ曲線を示しており、
ターンオフ遅延時間が低ゲート電荷デバイスではるかに
減少しているのが分かる。
電荷曲線を示す。低いゲート電荷デバイスの改良された
性能が明確に示されている。図１４は、同じフリーホイ
ールダイオード及びゲート回路を有する上述した構造の
ターンオン曲線を示す。ゲート電荷の低いセルが、ター
ンオンが最も速く、そのゲート電圧が最も速く最終値に
到達し、全ての構成のうち「動的飽和」が最も低いこと
を示している。図１５はターンオフ曲線を示しており、
ターンオフ遅延時間が低ゲート電荷デバイスではるかに
減少しているのが分かる。
【表１】
【００２６】シミュレーションは一つのセルを用い、実
際の０．１ＣＭ２デバイスにおけるセルの数を電流に掛
けて算出した。実際のデバイスでは、セル間又は長いス
トライプセルの長さに沿って伝搬遅延がある。これはポ
リシリコンゲート材料が抵抗性を有することによるもの
である。この伝搬遅延は、ポリシリコン層の抵抗率、お
よびゲート層とソース／ドレイン領域の間のキャパシタ
ンスによって決まる。ゲートと、ソース／ドレイン領域
を結合するキャパシタンスを減らすことによって、伝搬
遅延が減少し、ターンオン時間とターンオフ時間をより
早くすることができる。この点において、図４に示す低
ゲート電荷セルは顕著な改善を提供する。
際の０．１ＣＭ２デバイスにおけるセルの数を電流に掛
けて算出した。実際のデバイスでは、セル間又は長いス
トライプセルの長さに沿って伝搬遅延がある。これはポ
リシリコンゲート材料が抵抗性を有することによるもの
である。この伝搬遅延は、ポリシリコン層の抵抗率、お
よびゲート層とソース／ドレイン領域の間のキャパシタ
ンスによって決まる。ゲートと、ソース／ドレイン領域
を結合するキャパシタンスを減らすことによって、伝搬
遅延が減少し、ターンオン時間とターンオフ時間をより
早くすることができる。この点において、図４に示す低
ゲート電荷セルは顕著な改善を提供する。
【００２７】従って、低ゲート電荷セルは、顕著な改善
を提供しており、ゲート電荷、ＣＧ Ｄ、およびスイッチ
ング速度を減少させ、破壊電圧における悪化を最小と
し、オン状態の電荷の減少をなくし、プロセスステップ
を余分に必要としない。この技術によってゲート電荷及
び特にＣＧＤが減少する程度は、リソグラフィ及びエッ
チング性能によってのみ制限される。エッチングする領
域をより小さくすれば、ＢＶにおける悪化も小さくなり
うる。配列とエッチング性能がよくなれば、チャネル上
のポリシリコンの拡張が最小化され、全体的な入力キャ
パシタンスとＣＧ Ｄが実質的にゼロにまで減少する。
を提供しており、ゲート電荷、ＣＧ Ｄ、およびスイッチ
ング速度を減少させ、破壊電圧における悪化を最小と
し、オン状態の電荷の減少をなくし、プロセスステップ
を余分に必要としない。この技術によってゲート電荷及
び特にＣＧＤが減少する程度は、リソグラフィ及びエッ
チング性能によってのみ制限される。エッチングする領
域をより小さくすれば、ＢＶにおける悪化も小さくなり
うる。配列とエッチング性能がよくなれば、チャネル上
のポリシリコンの拡張が最小化され、全体的な入力キャ
パシタンスとＣＧ Ｄが実質的にゼロにまで減少する。
【００２８】図１６および図１７を参照すると、従来の
ＩＢＧＴ（ＳＭＰＳ）と本発明の低ゲート電荷（ＬＧ
Ｃ）ＩＢＧＴとの比較曲線を示している。図１７は、Ｌ
ＧＣとＳＭＰＳデバイスにおける電流テストの結果を示
す。テストの間、一定の電流が、ゲートに供給され、デ
バイス（Ｖｃｅ）とゲート−ソース（Ｖｇｓ）の間に印
加された電圧は時間関数として記録した。図１６は二対
の線を示しており、一対はＶｃｅを示し、もう一対はＶ
ｇｓを示す。線１７１と１７２はＬＧＣデバイスであ
り、線１７３と１７４はＳＭＰＳデバイスである。両装
置は同様に製造され、同じダイサイズを有している。両
装置の唯一の差異はそれぞれのゲート構造の違いであ
る。ＳＭＰＳデバイスは従来のゲート構造を有してお
り、ＬＧＣデバイスは本発明のセグメントゲート構造を
有している。ゲートに電流が流れると、両装置はオンに
なるが、ＬＧＣデバイスはＳＭＰＳデバイスよりも速く
オンになる。Ｖｇｓ値は上昇し始め、その後安定状態に
なる。ＬＧＣデバイスの安定状態の継続時間は、００．
０であり、ＳＭＰＳデバイスの安定状態よりも短い。安
定状態の長さは電荷に対応している。ＬＧＣデバイスの
電荷は約３０ナノクーロンであり、ＳＭＰＳデバイスの
電荷は約８０ナノクーロンである。本発明は従来の装置
よりも約６０％改善している。言い換えれば、ＳＭＰＳ
デバイスの電荷は、ＬＧＣデバイスの電荷の約３倍であ
る。
ＩＢＧＴ（ＳＭＰＳ）と本発明の低ゲート電荷（ＬＧ
Ｃ）ＩＢＧＴとの比較曲線を示している。図１７は、Ｌ
ＧＣとＳＭＰＳデバイスにおける電流テストの結果を示
す。テストの間、一定の電流が、ゲートに供給され、デ
バイス（Ｖｃｅ）とゲート−ソース（Ｖｇｓ）の間に印
加された電圧は時間関数として記録した。図１６は二対
の線を示しており、一対はＶｃｅを示し、もう一対はＶ
ｇｓを示す。線１７１と１７２はＬＧＣデバイスであ
り、線１７３と１７４はＳＭＰＳデバイスである。両装
置は同様に製造され、同じダイサイズを有している。両
装置の唯一の差異はそれぞれのゲート構造の違いであ
る。ＳＭＰＳデバイスは従来のゲート構造を有してお
り、ＬＧＣデバイスは本発明のセグメントゲート構造を
有している。ゲートに電流が流れると、両装置はオンに
なるが、ＬＧＣデバイスはＳＭＰＳデバイスよりも速く
オンになる。Ｖｇｓ値は上昇し始め、その後安定状態に
なる。ＬＧＣデバイスの安定状態の継続時間は、００．
０であり、ＳＭＰＳデバイスの安定状態よりも短い。安
定状態の長さは電荷に対応している。ＬＧＣデバイスの
電荷は約３０ナノクーロンであり、ＳＭＰＳデバイスの
電荷は約８０ナノクーロンである。本発明は従来の装置
よりも約６０％改善している。言い換えれば、ＳＭＰＳ
デバイスの電荷は、ＬＧＣデバイスの電荷の約３倍であ
る。
【００２９】図１７は、ＬＧＣデバイスとＳＭＰＳデバ
イスの、入力キャパシタンス（Ｃｉｅｓ）、出力キャパ
シタンス（Ｃｏｅｓ）およびリバースキャパシタンス
（Ｃｒｅｓ）を比較した図である。Ｖｃ＝０のとき、Ｌ
ＧＣデバイスの入力キャパシタンスはＳＭＰＳキャパシ
タンスの約５０％である。言い換えれば、従来のＳＭＰ
Ｓは、ＬＧＣデバイスの入力キャパシタンスの約２倍で
ある。
イスの、入力キャパシタンス（Ｃｉｅｓ）、出力キャパ
シタンス（Ｃｏｅｓ）およびリバースキャパシタンス
（Ｃｒｅｓ）を比較した図である。Ｖｃ＝０のとき、Ｌ
ＧＣデバイスの入力キャパシタンスはＳＭＰＳキャパシ
タンスの約５０％である。言い換えれば、従来のＳＭＰ
Ｓは、ＬＧＣデバイスの入力キャパシタンスの約２倍で
ある。
【００３０】パワーＭＯＳデバイスは、（１）少なくと
も２マイクロメートル以上の厚さのゲート酸化物を用
い；（２）段状のゲート酸化物を用い；（３）ドレイン
に重なるエリアからポリシリコンをエッチングして、ド
レイン上のエリアにはポリシリコン領域を残さずに、実
質的にチャネル上に二つの小さなポリシリコン領域を残
し；（４）チャネル領域上の小セクションをエッチング
して、三つのポリシリコンでできたエリアを残し、その
内の二つがチャネル上でゲートを形成し、三つ目がドレ
インに重なるエリアにあることによって、ゲート−ドレ
インキャパシタンスＣＧＤを減少させる。
も２マイクロメートル以上の厚さのゲート酸化物を用
い；（２）段状のゲート酸化物を用い；（３）ドレイン
に重なるエリアからポリシリコンをエッチングして、ド
レイン上のエリアにはポリシリコン領域を残さずに、実
質的にチャネル上に二つの小さなポリシリコン領域を残
し；（４）チャネル領域上の小セクションをエッチング
して、三つのポリシリコンでできたエリアを残し、その
内の二つがチャネル上でゲートを形成し、三つ目がドレ
インに重なるエリアにあることによって、ゲート−ドレ
インキャパシタンスＣＧＤを減少させる。
【図１】 ＦＥＴトランジスタの符号を示す図である。
【図２】 水平ＭＯＳＦＥＴの前面図および斜視図であ
る。
る。
【図３】 ソースコンタクト、ドレインコンタクトおよ
びゲートコンタクトを備える水平ＭＯＳＦＥＴの前面図
および斜視図である。
びゲートコンタクトを備える水平ＭＯＳＦＥＴの前面図
および斜視図である。
【図４】 二重拡散プロセスを示す図であり、図４
（ａ）は二重拡散プロセスにおけるＰ型不純物（又はド
ーパント）の拡散を示す図であり、図４（ｂ）は二重拡
散プロセスにおけるＮ型不純物（又はドーパント）の拡
散を示す図である。
（ａ）は二重拡散プロセスにおけるＰ型不純物（又はド
ーパント）の拡散を示す図であり、図４（ｂ）は二重拡
散プロセスにおけるＮ型不純物（又はドーパント）の拡
散を示す図である。
【図５】 ＭＯＳデバイスの断面図であり、図５（ａ）
は水平ｎチャネルＭＯＳＦＥＴの断面図であり、図５
（ｂ）は水平ｎチャネルＤＭＯＳの断面図である。
は水平ｎチャネルＭＯＳＦＥＴの断面図であり、図５
（ｂ）は水平ｎチャネルＤＭＯＳの断面図である。
【図６】 垂直ｎチャネルＤＭＯＳデバイスの断面図で
ある。
ある。
【図７】 図７（ａ）はＩＢＧＴの断面斜視図であり、
図７（ｂ）はＩＢＧＴの符号を示す図である。
図７（ｂ）はＩＢＧＴの符号を示す図である。
【図８】 図８（ａ）は従来用いられている薄い酸化珪
素絶縁物層２２（約２μｍ以下の）を用いたＭＯＳゲー
ト構造を示す図であり、図８（ｂ）は薄い酸化珪素絶縁
物層（少なくとも約２μｍの）を用いたＭＯＳゲート構
造を示す図であり、図８（ｃ）は酸化珪素層を薄く絶縁
する図である。
素絶縁物層２２（約２μｍ以下の）を用いたＭＯＳゲー
ト構造を示す図であり、図８（ｂ）は薄い酸化珪素絶縁
物層（少なくとも約２μｍの）を用いたＭＯＳゲート構
造を示す図であり、図８（ｃ）は酸化珪素層を薄く絶縁
する図である。
【図９】 図９（ａ）は段状のゲート構造を有するＭＯ
Ｓトランジスタを示す図であり、図９（ｂ）は段状の絶
縁酸化珪素を有するＭＯＳデバイスを示す図であり、図
９（ｃ）はホール又は島状構造を生成する層のパターニ
ングを示す図であり、図９（ｄ）は台にしたゲート酸化
物構造を生成する製造プロセスにおけるステップを示す
図である。
Ｓトランジスタを示す図であり、図９（ｂ）は段状の絶
縁酸化珪素を有するＭＯＳデバイスを示す図であり、図
９（ｃ）はホール又は島状構造を生成する層のパターニ
ングを示す図であり、図９（ｄ）は台にしたゲート酸化
物構造を生成する製造プロセスにおけるステップを示す
図である。
【図１０】 図１０（ａ）は分割ゲートを有するＭＯＳ
デバイス（垂直ＤＭＯＳ）を示す図であり、図１０
（ｂ）〜（ｇ）は分割ゲートの製造プロセスにおいて行
われるステップを示す図である。
デバイス（垂直ＤＭＯＳ）を示す図であり、図１０
（ｂ）〜（ｇ）は分割ゲートの製造プロセスにおいて行
われるステップを示す図である。
【図１１】 図１１（ａ）は区切られた３ポートゲート
構造を示す図であり、図１１（ｂ）は区切られた３ポー
トゲート構造を有する垂直ＤＭＯＳを示す図であり、図
１１（ｃ）は区切られた３ポートゲート構造の製造プロ
セスにおいて行われるステップを示す図である。
構造を示す図であり、図１１（ｂ）は区切られた３ポー
トゲート構造を有する垂直ＤＭＯＳを示す図であり、図
１１（ｃ）は区切られた３ポートゲート構造の製造プロ
セスにおいて行われるステップを示す図である。
【図１２】 区分けされたゲート構造の実際のレイアウ
ト状態を示す平面図である。
ト状態を示す平面図である。
【図１３】 ゲート電荷曲線を示す図である。
【図１４】 同じ自由のきくダイオード及びゲート回路
を有するゲート−ドレインキャパシタンス減少構造のオ
ン曲線を示すグラフである。
を有するゲート−ドレインキャパシタンス減少構造のオ
ン曲線を示すグラフである。
【図１５】 ゲート−ドレインキャパシタンス減少構造
のオフ曲線を示す図である。
のオフ曲線を示す図である。
【図１６】 ＬＧＣとＳＭＰＳ ＩＧＢＴｓにおける比
較テストを示す図である。
較テストを示す図である。
【図１７】 ＬＧＣとＳＭＰＳ ＩＧＢＴｓにおける比
較キャパシタンスカーブを示す図である。
較キャパシタンスカーブを示す図である。
２０ 半導体基体 ２２ 酸化珪素絶縁物 ２４ ポリシリコン層 ２５ ドレイン ２６ ゲート酸化物 ３０ 第２の絶縁物層 ３４ メタルコンタクト層 ３６ 導電路 ４０ チャネル ４２ ソース
Claims (6)
- 【請求項１】 少なくとも一以上のソース領域と少なく
とも一以上のドレイン領域とを有するＭＯＳ半導体基体
層と、当該半導体基体層を覆うゲート絶縁物と、を備え
るパワーＭＯＳデバイスにおいて、前記ゲート絶縁物上
に設けた導電ゲートと、当該ゲートの下かつ前記ソース
領域と前記ドレイン領域の間にあり、前記ゲートに電圧
を印加した時に前記ソース領域と前記ドレイン領域の間
に電流を流すチャネルと、前記ゲート領域と前記ドレイ
ン領域の間のキャパシタンスを減少させる手段と、を備
えることを特徴とするパワーＭＯＳデバイス。 - 【請求項２】 請求項１に記載のパワーＭＯＳデバイス
において、前記ゲート領域が多結晶シリコンを含み、前
記ゲート絶縁層が絶縁ゲート酸化物層を形成する酸化珪
素を含み、当該パワーＭＯＳデバイスが、垂直ＭＯＳＦ
ＥＴ、垂直ＤＭＯＳ、あるいはＩＧＢＴからなるグルー
プから選択されたものであることを特徴とするパワーＭ
ＯＳデバイス。 - 【請求項３】 請求項１に記載のパワーＭＯＳデバイス
において、前記ゲート領域とドレイン領域間のキャパシ
タンスを減少させる手段が、前記半導体基体上にあるゲ
ート絶縁材料でできた層と、前記ゲート絶縁層上の導電
ゲート材料でできた三つのセグメントと、を備え、前記
三つのセグメントが、中央セグメントと、二つの端部セ
グメントとを備え、前記中央セグメントが前記二つの端
部セグメントから電気的に絶縁されていることを特徴と
するパワーＭＯＳデバイス。 - 【請求項４】 請求項３に記載のパワーＭＯＳデバイス
において、前記中央セグメントが、前記二つの端部セグ
メントのいずれよりも幅が広く、前記ソース領域と電気
的に結合していることを特徴とするパワーＭＯＳデバイ
ス。 - 【請求項５】 基体の一表面に複数のソース領域を形成
し、他の一表面にドレイン領域とを形成するステップ
と、前記半導体基体上にゲート絶縁層を蒸着するステッ
プと、前記半導体基体上に導電ゲート材料層を蒸着する
ステップと、を備えるパワーＭＯＳデバイスの製造方法
において、チャネル間の領域において前記導電ゲート材
料層でできた部分を選択的に除去し、前記ドレインに重
なる分割シリコンゲートを形成するステップと、前記チ
ャネル上の領域から前記導電ゲート層の部分を選択的に
除去し、前記ドレインに重なる前記ドレイン上方にゲー
ト材料でできた中央セクションを残すステップと、を備
えることを特徴とするパワーＭＯＳデバイスの製造方
法。 - 【請求項６】 請求項５に記載のパワーＭＯＳデバイス
の製造方法において、当該方法が更に、前記導電ゲート
領域と露出した薄膜ゲート絶縁層上に第２の絶縁層を蒸
着するステップと、前記第２の絶縁層と前記ゲート酸化
物を前記ソース領域上と前記中央ゲート部分上のエリア
においてエッチングして導電路を形成するステップと、
前記第２の絶縁層上と前記導電路内にメタルコンタクト
層を蒸着し、前記ソース領域と前記中央ゲート領域間の
電気的接続を形成するステップと、を備えることを特徴
とするパワーＭＯＳデバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42861699A | 1999-10-27 | 1999-10-27 | |
| US09/428616 | 1999-10-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156294A true JP2001156294A (ja) | 2001-06-08 |
Family
ID=23699682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000329250A Pending JP2001156294A (ja) | 1999-10-27 | 2000-10-27 | パワーｍｏｓデバイス及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1096573A2 (ja) |
| JP (1) | JP2001156294A (ja) |
| KR (1) | KR20010040186A (ja) |
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| JP2004006598A (ja) * | 2002-04-26 | 2004-01-08 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| US6977414B2 (en) | 2002-06-14 | 2005-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017126690A (ja) * | 2016-01-15 | 2017-07-20 | 株式会社東芝 | 半導体装置 |
| JP2017228761A (ja) * | 2016-06-16 | 2017-12-28 | 富士電機株式会社 | 半導体装置および製造方法 |
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| DE10239861A1 (de) | 2002-08-29 | 2004-03-18 | Infineon Technologies Ag | Transistoreinrichtung |
| CN100508211C (zh) | 2003-01-21 | 2009-07-01 | 西北大学 | 快速开关功率绝缘栅半导体器件 |
| JP4387119B2 (ja) | 2003-03-27 | 2009-12-16 | 三菱電機株式会社 | 半導体装置 |
| US9123798B2 (en) | 2012-12-12 | 2015-09-01 | General Electric Company | Insulating gate field effect transistor device and method for providing the same |
| US9397178B2 (en) * | 2013-12-23 | 2016-07-19 | Jiajin LIANG | Split gate power semiconductor field effect transistor |
| CN106463508A (zh) | 2014-04-01 | 2017-02-22 | 英派尔科技开发有限公司 | 具有闪络保护的垂直晶体管 |
| US9406750B2 (en) | 2014-11-19 | 2016-08-02 | Empire Technology Development Llc | Output capacitance reduction in power transistors |
| CN104992976B (zh) * | 2015-05-21 | 2018-03-02 | 电子科技大学 | 一种vdmos器件及其制造方法 |
| CN108565289A (zh) * | 2018-06-26 | 2018-09-21 | 南京方旭智芯微电子科技有限公司 | 超结场效应管及超结场效应管的制造方法 |
| US10957791B2 (en) * | 2019-03-08 | 2021-03-23 | Infineon Technologies Americas Corp. | Power device with low gate charge and low figure of merit |
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| CN114361242B (zh) * | 2022-03-14 | 2022-06-14 | 芯众享(成都)微电子有限公司 | 一种可调节阈值电压的平面型碳化硅mosfet及其制备方法 |
| CN114744042A (zh) * | 2022-03-24 | 2022-07-12 | 苏州迈志微半导体有限公司 | 功率晶体管 |
-
2000
- 2000-10-26 KR KR1020000063273A patent/KR20010040186A/ko not_active Application Discontinuation
- 2000-10-27 EP EP00123563A patent/EP1096573A2/en not_active Withdrawn
- 2000-10-27 JP JP2000329250A patent/JP2001156294A/ja active Pending
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|---|---|---|---|---|
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Also Published As
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|---|---|
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| EP1096573A2 (en) | 2001-05-02 |
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