KR100304718B1 - 전력반도체장치및그제조방법 - Google Patents
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Abstract
바이폴라 트랜지스터의 내압특성과 DMOS 트랜지스터의 적절한 문턱전압을 동시에 확보할 수 있는 구조의 전력 반도체장치 및 그 제조방법에 대해 기재되어 있다. 이 전력 반도체장치는 제1 도전형의 반도체기판과, 반도체기판에 형성되며, 바이폴라 트랜지스터가 형성되는 제2 도전형의 제1 웰영역과, 디모스(MOS) 트랜지스터가 형성되는 제2 도전형의 제2 웰영역과, 제1 및 제2 웰영역을 분리하기 위하여 반도체기판의 표면에 형성된 필드절연막과, 제1 및 제2 웰영역에 형성된 제1 도전형의 제1 및 제2 바디영역(body region)과, 제1 웰영역에 형성된 바디영역의 양측에 형성된 제1 도전형의 고농도의 불순물영역으로 이루어진다.
Description
본 발명은 전력 반도체장치 및 그 제조방법에 관한 것으로, 바이폴라 트랜지스터의 내압특성과 DMOS 트랜지스터의 적절한 문턱전압을 동시에 확보할 수 있는 전력 반도체장치 및 그 제조방법에 관한 것이다.
최근 응용기기의 대형화·대용량화 추세에 따라 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
일반적으로 사용되는 전력용 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 첫째, 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력용 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 디모스펫(DMOSFET) 구조가 널리 사용되고 있다.
일반적으로 횡형 디모스(Lateral DMOS; LDMOS)와 함께 사용되는 바이폴라 트랜지스터에서는, LDMOS의 소오스영역이 형성되는 바디영역을 베이스로 사용하기 때문에, 내압확보에 문제가 된다. 이를 도면을 통해 설명하기로 한다.
도 1은 종래의 횡형 DMOS(Lateral DMOS; LDMOS)와 함께 사용되는 NPN 바이폴라 트랜지스터의 구조를 나타내는 단면도이다.
도 1을 참조하면, P형 반도체기판(2)에 단일 농도인 N웰(4)이 형성되어 있고, P형의 바디(body) 영역(8)이 형성되어 있고, 이 P형의 바디영역(8) 내에는 N형의 불순물이 고농도로 도우프된 에미터(12)와 P형의 불순물이 고농도로 도우프된 베이스(10)가 형성되어 있다. 그리고, 상기 바디영역(8)과 소정거리 이격된 곳에는 N형의 불순물이 고농도로 도우프된 콜렉터(14)가 형성되어 있다.
그리고, 상기 반도체기판 상에는 절연막(24)이 형성되어 있고, 상기 절연막에는 에미터, 베이스 및 콜렉터를 각각 노출시키는 콘택홀들이 형성되어 있고, 상기 콘택홀을 통해 상기 영역들과 접속된 에미터전극(28), 베이스전극(26) 및 클렉터전극(30)이 각각 형성되어 있다.
언급한 바와 같이, DMOS에서는 적절한 문턱전압(Vth; 1∼2V)을 얻기 위해서 바디영역(6)을 1×1013원자/㎠ 정도의 낮은 농도로 형성한다. 따라서, 이 바디영역을 바이폴라 트랜지스터의 베이스로 사용할 경우에는 바이폴라 트랜지스터의 내압확보에 문제가 발생된다.
도 2는 종래의 DMOS 트랜지스터와 함께 사용되는 NPN 바이폴라 트랜지스터의 바디영역의 농도에 따른 전류의 변화를 나타낸 그래프로서, 바디영역의 농도를 변화시키더라도 펀치쓰루 브레이크다운이 발생됨을 알 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 바이폴라 트랜지스터의 내압특성과 DMOS 트랜지스터의 적절한 문턱전압을 동시에 확보할 수 있는 구조의 전력 반도체장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 구조의 전력 반도체장치의 적합한 제조방법을 제공하는 것이다.
도 1은 종래의 횡형 DMOS(Lateral DMOS; LDMOS)와 함께 사용되는 NPN 바이폴라 트랜지스터의 구조를 나타내는 단면도이다.
도 2는 종래의 DMOS 트랜지스터와 함께 사용되는 NPN 바이폴라 트랜지스터의 바디영역의 농도에 따른 전류의 변화를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 의한 전력 반도체장치를 도시한 단면도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 의한 전력 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 전력 반도체장치의 바디영역의 농도에 따른 바이폴라 트랜지스터의 전류의 변화를 나타낸 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 42....반도체기판 4, 46....N 웰영역
6, 44....필드절연막 8, 52....바디영역(body region)
10, 62...베이스 12, 64...에미터
14, 66...콜렉터 16, 68...소오스
18, 70...드레인 20, 54...게이트절연막
22, 56...게이트전극 24, 58...층간절연막
26, 74...베이스전극 28, 72...에미터전극
30, 76...콜렉터전극 32, 78...소오스전극
34, 80...드레인전극
상기 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치는, 제1 도전형의 반도체기판과, 상기 반도체기판에 형성되며, 바이폴라 트랜지스터가 형성되는 제2 도전형의 제1 웰영역과, 디모스(MOS) 트랜지스터가 형성되는 제2 도전형의 제2 웰영역과, 상기 제1 및 제2 웰영역을 분리하기 위하여 상기 반도체기판의 표면에 형성된 필드절연막과, 상기 제1 및 제2 웰영역에 형성된 제1 도전형의 제1 및 제2 바디영역(body region)과, 상기 제1 웰영역에 형성된 바디영역의 양측에 형성된 제1 도전형의 고농도의 불순물영역을 구비하는 것을 특징으로 한다.
이 때, 상기 고농도의 불순물영역 내에 형성된 베이스영역과, 상기 제1 바디영역 내에 형성된 에미터영역, 및 상기 제1 바디영역과 소정거리 떨어진 제1 웰영역에 형성된 콜렉터영역을 더 구비할 수 있다.
또한, 상기 제2 바디영역 내에 형성된 소오스와, 상기 제2 바디영역과 소정거리 떨어진 제2 웰영역 내에 형성된 드레인, 및 상기 소오스 및 드레인 사이의 반도체기판 상에 형성된 게이트를 더 구비할 수도 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치의 제조방법은, (a) 제1 도전형의 반도체기판에 바이폴라 트랜지스터를 형성하기 위한 제2 도전형의 제1 웰영역과, 디모스(DMOS) 트랜지스터를 형성하기 위한 제2 도전형의 제2 웰을 형성하는 단계와, (b) 상기 반도체기판의 표면 상에 필드절연막을 형성하는 단계와, (c) 바이폴라 트랜지스터의 내압을 증가시키기 위하여, 상기 제1 웰영역 내의 에미터가 형성될 부위를 포함하는 영역의 측면을 둘러싸는 제1 도전형의 불순물영역을 형성하는 단계와, (d) 상기 제1 웰영역에서 제 1 불순물 영역으로 둘러싸인 영역의 내부 및 상기 제2 웰영역에 각각 제1 도전형의 바디영역(body region)을 형성하는 단계와, (e) 상기 제2 웰영역이 형성된 반도체기판 상에 게이트절연막을 개재한 게이트전극을 형성하는 단계와, (f) 게이트전극이 형성된 반도체기판을 덮는 층간절연막을 형성하는 단계와, (g) 상기 제1 웰영역에 형성된 불순물영역에 제1 도전형의 베이스를 형성하는 단계와, (h) 상기 층간절연막을 패터닝하여 상기 제1 및 제2 웰영역의 일부를 노출시키는 단계, 및 (i) 상기 노출된 영역에 제1 도전형의 불순물을 고농도로 이온주입하여 바이폴라 트랜지스터의 에미터 및 콜렉터와, 디모스(DMOS) 트랜지스터의 소오스 및 드레인을 각각 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (c) 단계에서, 상기 제1 도전형의 불순물영역은 1.0E15원자/㎠ ∼ 5.0E15원자/㎠ 정도의 농도로 형성하고, 상기 (d) 단계에서, 상기 제1 및 제2 바디영역은 2.0E12원자/㎠ ∼ 3.0E13원자/㎠ 정도의 불순물농도로 형성하는 것이 바람직하다. 그리고, 상기 (i) 단계 후에 결과물을 덮는 제2 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 에미터, 베이스, 콜렉터, 소오스 및 드레인을 노출시키는 콘택홀을 형성하는 단계와, 결과물 상에 도전막을 형성하는 단계와, 상기 도전막을 패터닝하여 에미터전극, 베이스전극, 콜렉터전극, 소오스전극 및 드레인전극을 각각 형성하는 단계를 더 구비하는 것이 바람직하다.
본 발명에 따르면, 마스크를 추가하지 않고도 DMOS 트랜지스터의 문턱전압에는 영향을 미치지 않으면서 바이폴라 트랜지스터의 내압을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 3은 본 발명의 일 실시예에 의한 전력 반도체장치를 도시한 단면도로서,PDMOS와 PNP 바이폴라 트랜지스터가 동일 기판 상에 형성된 것을 나타낸다.
도 3을 참조하면, 제1 도전형, 예를 들어 P형의 반도체기판(42)에 바이폴라 트랜지스터 및 DMOS 트랜지스터를 각각 형성하기 위한 제2 도전형, 예를 들어 N형의 웰(46)이 형성되어 있고, 상기 웰을 분리하기 위하여 상기 반도체기판(42)의 표면에 필드절연막(44)이 형성되어 있다.
상기 N웰(46)에는 P형의 바디영역(52)이 형성되어 있고, 바이폴라 트랜지스터가 형성된 P형 바디영역(52)의 양측에는 P형의 고농도의 불순물영역(50)이 형성되어 있다. 상기 바디영역은 DMOS 트랜지스터의 적절한 문턱전압을 위하여 1×1013원자/㎠ 정도의 낮은 농도로 형성되고, 상기 불순물영역(50)은 바이폴라 트랜지스터의 내압을 향상시키기 위하여 1.0E15원자/㎠ ∼ 5.0E15원자/㎠ 정도의 고농도로 형성되어 있다.
상기 고농도의 불순물영역(50) 내에는 고농도 P형의 베이스영역(62)이 형성되어 있고, 상기 제1 바디영역 내에는 에미터영역(64)이 형성되어 있으며, 상기 제1 바디영역과 소정거리 떨어진 제1 웰영역에는 콜렉터영역(66)이 형성되어 있다.
또한, 상기 제2 바디영역 내에는 N+소오스(68)가 형성되어 있고, 상기 제2 바디영역과 소정거리 떨어진 제2 웰영역 내에는 N+드레인(70)이 형성되어 있으며, 상기 소오스 및 드레인 사이의 반도체기판 상에는 게이트(56)이 형성되어 있다.
또한, 상기 결과물을 덮는 층간절연막(58)에 형성된 콘택홀을 통해 각 불순물영역과 접속된 에미터전극(72), 베이스전극(74), 콜렉터전극(76),소오스전극(78) 및 드레인전극(80)이 형성되어 있다.
도 4 내지 도 7은 본 발명의 일 실시예에 의한 전력 반도체장치의 제조방법을 설명하기 위한 단면도들로서, PDMOS와 PNP 바이폴라 트랜지스터가 동일 기판 상에 형성하는 것을 나타낸다.
도 4를 참조하면, 비저항이 50 ∼ 100Ω·㎝ 정도인 P형의 반도체기판(42)의 표면 상에 열산화막을 성장시켜 패드산화막(도시되지 않음)을 형성한다. 사진공정을 이용하여 N웰이 형성될 영역을 한정한 다음, 상기 한정된 영역에 N형의 불순물을 고농도로 이온주입한다. 다음에, 상기 반도체기판 상에 소정 두께의 열산화막을 성장시켜 소자간 분리를 위한 필드산화막(44)을 형성한다. 상기 필드산화막을 형성하기 위한 산화공정시 N웰을 형성하기 위하여 주입된 불순물들이 확산되어 N웰(46)이 형성된다.
도 5를 참조하면, 통상적인 사진공정을 이용하여 P+불순물영역을 한정한 후 P형의 불순물을 고농도로 이온주입한다. 이어서, 다시 사진공정을 실시하여 P형 바디영역이 형성될 영역을 한정한 후, 상기 한정된 영역에 P형의 불순물을 이온주입한 다음, 열처리를 실시함으로써 P+불순물영역(50)과 P형의 바디영역(52)을 형성한다. 상기 P+불순물영역(50)은 바이폴라 트랜지스터의 내압을 증가시키기 위한 것이다.
도 6을 참조하면, 도 5의 결과물 상에 얇은 열산화막을 성장시켜 게이트절연막(54)을 형성한다. 다음, 게이트절연막이 형성된 상기 결과물 상에 4,000Å 정도 두께의 폴리실리콘막을 증착한 후 포클(POCl3)을 이용하여 상기 폴리실리콘막을 도우프시킨다. 이어서, 도우프된 상기 폴리실리콘막을 패터닝하여 게이트전극(56)을 형성한다. 다음에, 게이트전극이 형성된 결과물의 전면에 산화막과 같은 절연막을 침적하여 층간절연막(58)을 형성한다. 통상의 사진식각 공정을 실시하여 상기 층간절연막 상에 베이스가 형성될 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 베이스가 형성될 영역의 층간절연막을 제거한다. 다음에, 상기 층간절연막이 제거된 영역에 P형의 불순물을 고농도로 이온주입하여 P+베이스용 불순물층(66a)을 형성한다.
다음, 상기 포토레지스트 패턴을 제거한 다음, 다시 사진공정을 실시하여 바이폴라 트랜지스터의 에미터, 콜렉터와, DMOS 트랜지스터의 소오스 및 드레인이 형성될 영역을 한정하는 포토레지스트 패턴(60)을 형성하고, 이를 마스크로 층간절연막을 패터닝한 다음, 이 영역에 n형의 N형의 불순물을 고농도로 이온주입하여 에미터용 불순물층(64a), 콜렉터용 불순물층(66a), 소오스용 불순물층(68a) 및 드레인용 불순물층(70a)을 각각 형성한다.
도 7을 참조하면, 소정의 확산공정을 실시하면 상기 불순물층들의 불순물이 확산되어 바이폴라 트랜지스터의 에미터(64), 베이스(62), 콜렉터(66) 영역과, DMOS 트랜지스터의 소오스(68) 및 드레인(70) 영역이 각각 도시된 바와 같은 모양으로 형성된다. 이어서, 상기 포토레지스트 패턴(도 6의 60)을 제거한 후 통상의사진식각 공정으로 상기 층간절연막(58)을 부분적으로 식각하여 에미터, 베이스, 콜렉터, 소오스 및 드레인의 일부를 노출시키는 콘택홀들을 형성한다. 다음에, 결과물의 전면에 금속막을 증착한 다음, 이 금속막을 패터닝함으로써 바이폴라 트랜지스터의 에미터전극(72), 베이스전극(74), 및 콜렉터전극(76)과, DMOS 트랜지스터의 소오스전극(78) 및 드레인전극(80)을 각각 형성한다.
지금까지는 설명의 용이함을 위하여 NPN 바이폴라 트랜지스터 및 N형의 DMOS에 한정하여 설명하였으나 반대 도전형, 즉 PNP 바이폴라 트랜지스터 및 P형의 DMOS를 형성하는 경우에 대해서도 본 발명이 적용될 수 있다.
도 8은 본 발명의 전력 반도체장치에 있어서, NPN 바이폴라 트랜지스터의 바디영역의 농도에 따른 전류의 변화를 나타낸 그래프로서, 바이폴라 트랜지스터의 내압특성이 향상되었음을 알 수 있다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 전력 반도체 소자 및 그 제조방법에 의하면, 베이스를 형성하기 위한 마스크를 이용하여 바이폴라 트랜지스터가 형성되는 바디영역의 양측에 고농도의 불순물층을 형성하여 줌으로써, 마스크를 추가하지 않고도 DMOS 트랜지스터의 문턱전압에는 영향을 미치지 않으면서 바이폴라 트랜지스터의 내압을 증가시킬 수 있다.
Claims (9)
- 제1 도전형의 반도체기판;상기 반도체기판에 형성되며, 바이폴라 트랜지스터가 형성되는 제2 도전형의 제1 웰영역과, 디모스(MOS) 트랜지스터가 형성되는 제2 도전형의 제2 웰영역;상기 제1 및 제2 웰영역을 분리하기 위하여 상기 반도체기판의 표면에 형성된 필드절연막;상기 제1 및 제2 웰영역에 형성된 제1 도전형의 제1 및 제2 바디영역(body region);상기 제1 웰영역에 형성된 제1 바디영역의 양측에 형성될 제1 도전형의 고농도의 불순물영역을 구비하는 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서, 상기 제1 및 제2 바디영역의 불순물의 농도는 2.0E12원자/㎠ ∼ 3.0E13원자/㎠ 정도이고,상기 제1 도전형의 불순물영역의 농도는 1.0E15원자/㎠ ∼ 5.0E15원자/㎠ 정도인 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서,상기 고농도의 불순물영역 내에 형성된 베이스영역과,상기 제1 바디영역 내에 형성된 에미터영역, 및상기 제1 바디영역과 소정거리 떨어진 제1 웰영역에 형성된 콜렉터영역을 더 구비하는 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서,상기 제2 바디영역 내에 형성된 소오스와,상기 제2 바디영역과 소정거리 떨어진 제2 웰영역 내에 형성된 드레인, 및상기 소오스 및 드레인 사이의 반도체기판 상에 형성된 게이트를 더 구비하는 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서,상기 고농도의 불순물영역 내에 형성된 베이스영역과,상기 제1 바디영역 내에 형성된 에미터영역과,상기 제1 바디영역과 소정거리 떨어진 제1 웰영역에 형성된 콜렉터영역과,상기 제2 바디영역 내에 형성된 소오스와,상기 제2 바디영역과 소정거리 떨어진 제2 웰영역 내에 형성된 드레인, 및상기 소오스 및 드레인 사이의 반도체기판 상에 형성된 게이트를 더 구비하는 것을 특징으로 하는 전력 반도체장치.
- (a) 제1 도전형의 반도체기판에 바이폴라 트랜지스터를 형성하기 위한 제2 도전형의 제1 웰영역과, 디모스(DMOS) 트랜지스터를 형성하기 위한 제2 도전형의제2 웰을 형성하는 단계;(b) 상기 반도체기판의 표면 상에, 상기 제1 웰영역과 제2 웰영역을 분리하기 위한 필드절연막을 형성하는 단계;(c) 바이폴라 트랜지스터의 내압을 증가시키기 위하여, 상기 제1 웰영역 내의 에미터가 형성될 부위를 포함하는 영역의 측면을 둘러싸는 제1 도전형의 불순물영역을 형성하는 단계;(d) 상기 제1 웰영역에서 제 1 불순물 영역으로 둘러싸인 영역의 내부 및 상기 제2 웰영역에 각각 제1 도전형의 바디영역(body region)을 형성하는 단계;(e) 상기 제2 웰영역이 형성된 반도체기판 상에, 게이트절연막을 개재한 게이트전극을 형성하는 단계;(f) 상기 반도체기판을 덮는 제1 층간절연막을 형성하는 단계;(g) 상기 제1 웰영역에 형성된 불순물영역내에, 제1 도전형의 베이스를 형성하는 단계;(h) 상기 층간절연막을 패터닝하여 상기 제1 및 제2 웰영역의 일부를 노출시키는 단계; 및(i) 상기 노출된 영역에 제1 도전형의 불순물을 고농도로 이온주입하여 바이폴라 트랜지스터의 에미터 및 콜렉터와, 디모스(DMOS) 트랜지스터의 소오스 및 드레인을 각각 형성하는 단계를 구비하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제6항에 있어서, 상기 (c) 단계에서,상기 제1 도전형의 불순물영역은 1.0E15원자/㎠ ∼ 5.0E15원자/㎠ 정도의 농도로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제6항에 있어서, 상기 (d) 단계에서,상기 제1 및 제2 바디영역은 2.0E12원자/㎠ ∼ 3.0E13원자/㎠ 정도의 불순물농도로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제6항에 있어서, 상기 (i) 단계 후에,결과물을 덮는 제2 층간절연막을 형성하는 단계와,상기 층간절연막을 식각하여 에미터, 베이스, 콜렉터, 소오스 및 드레인을 노출시키는 콘택홀을 형성하는 단계와,결과물 상에 도전막을 형성하는 단계와,상기 도전막을 패터닝하여 에미터전극, 베이스전극, 콜렉터전극, 소오스전극 및 드레인전극을 각각 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
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1998
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