JPH1050721A - バイポーラ・トランジスタおよび製造方法 - Google Patents

バイポーラ・トランジスタおよび製造方法

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JPH1050721A
JPH1050721A JP9117547A JP11754797A JPH1050721A JP H1050721 A JPH1050721 A JP H1050721A JP 9117547 A JP9117547 A JP 9117547A JP 11754797 A JP11754797 A JP 11754797A JP H1050721 A JPH1050721 A JP H1050721A
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Abstract

(57)【要約】 【課題】 寄生抵抗およびキャパシタンスが小さく、高
速の用途に適し、高電圧・高電力技術に適用可能なバイ
ポーラ・トランジスタを提供する。 【解決手段】 バイポーラ・トランジスタ（１０）は、
コレクタ領域（１３），コレクタ領域（１３）内のベー
ス領域（１４），およびベース領域（１４）内のエミッ
タ領域（２０）を含む。電気導体（１６）の部分（１
８）がバイポーラ・トランジスタ（１０）のベース幅
（２３）の上に配置される。ベース領域（１４）と電気
導体（１６）の部分（１８）との間の極めて精密なアラ
インメントに依存することなくベース幅（２３）を縮小
するために、エミッタ領域（２０）は電気導体（１６）
の部分（１８）に自己整列し、好適にはベース領域（１
４）内に拡散される。電気導体（１６）の部分（１８）
を用いてバイポーラ・トランジスタ（１０）のベース幅
（２３）の一部が空乏化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には半導体素
子に関し、特にバイポーラ・トランジスタおよびその製
造方法に関する。
【０００２】
【従来の技術】高電圧バイポーラ・トランジスタは、コ
レクタ電極が半導体基板の１つの面の上にあり、エミッ
タおよびベース電極が半導体基板の反対の面にある縦型
素子である。半導体基板は通常コレクタとエミッタとの
間に十分な物理的距離をとるために約１０ミクロンより
大きい厚みを有する。この大きな物理的距離によってコ
レクタ−エミッタ間破壊電圧が大きくなり、縦型バイポ
ーラ・トランジスタを高電圧の用途に使用することが可
能になる。
【０００３】
【発明が解決しようとする課題】しかし、この大きな物
理的距離はまたコレクタ抵抗を増大させ、それによって
縦型バイポーラ・トランジスタの駆動能力および速度が
低下する。
【０００４】他の高電圧バイポーラ・トランジスタはコ
レクタ接点，エミッタ接点およびベース接点を半導体基
板の同じ面に有する縦型素子である。しかし、横型バイ
ポーラ・トランジスタは通常ベース長が大きく、またベ
ース領域とその下の半導体基板との間の寄生キャパシタ
ンスが高い。これらの欠点のために、横型バイポーラ・
トランジスタの速度および利得が低下する。
【０００５】
【課題を解決するための手段】したがって、寄生抵抗お
よびキャパシタンスが小さく、高速での用途に適し、高
電圧・高電力の技術に組み込むことのできるバイポーラ
・トランジスタが必要とされている。
【０００６】
【発明の実施の形態】より詳細な説明を行なうため図面
を参照すると、図１にはバイポーラ・トランジスタ１０
の部分断面図を示す。トランジスタ１０は半導体層１２
の面２２内に製作され、層１２は基板１１上に重なって
いる。トランジスタ１０は集積回路３０の一部であり、
この集積回路は金属酸化物半導体電解効果トランジスタ
（ＭＯＳＦＥＴ）３１を含むものとすることもできる。
ＭＯＳＦＥＴ３１は層１２の異なる部分３５に製作する
ことができる。したがって、回路３０はバイポーラ相補
形金属酸化物半導体（ＢｉＣＭＯＳ）回路とすることが
できる。
【０００７】層１２の一部はトランジスタ１０のコレク
タ領域１３として機能する、あるいはそれを形成する。
コレクタ領域１３は第１の導電型であり、コレクタ領域
１３の寄生抵抗を最小限にするための適当なドーピング
・レベルを有する。トランジスタ１０の製造に必要な処
理工程数を低減するためには、層１２のドーピングを、
基板１１上での層１２の堆積あるいは成長中に行なうの
が好適である。したがって、層１２およびコレクタ領域
１３はコレクタ領域１３をドープする追加の処理工程を
無くすためにほぼ同様なドーピング・レベルとすること
が好適である。一例として、層１２およびコレクタ領域
１３は約３ミクロンより大きい厚みを有する薄くドープ
したｎ型シリコン・ホモエピタキシャル層とすることが
できる。この例では、層１２は当業者に周知のエピタキ
シャル成長技術を用いて基板１１上に成長させることが
できる。
【０００８】当該技術分野で周知の注入あるいは拡散技
術を用いて層１２の部分３５内にドープされた領域３６
を形成することができる。領域３６はＭＯＳＦＥＴ３１
のウェル構造を画成しうるものである。層１２が第１の
導電型であるとき、領域３６は第１の導電型と異なる第
２の導電型とすることができる。たとえば、層１２がｎ
型であるとき、領域３６はｐ型とすることができる。
【０００９】次に、図２には後続の処理を受けた後のト
ランジスタ１０および回路３０の部分断面図を示す。図
中、同一構成要素は同一参照符号で示す。
【００１０】図２において、層１２の面２２の上に電気
絶縁体１５が配設すなわち形成され、面２２および絶縁
体１５の上には電気導体１６が配設すなわち形成され
る。次に、導体１６および絶縁体１５が当該技術分野で
周知のエッチング技術を用いてパターニングされ、部分
１８，３２が得られる。導体１６および絶縁体１５の部
分１８はコレクタ領域１３の一部の上に位置し、導体１
６および絶縁体１５の部分３２はドープされた領域３６
の上に位置する。
【００１１】部分１８，３２が形成された後、ベース領
域１４が形成され、層１２のコレクタ領域１３内に位置
する。ベース領域１４は第２導電型であり、部分１８に
自己整列する。ベース領域１４は、後に説明する理由か
らベース領域１４の一部が部分１８の下に位置するよう
に層１２に注入あるいは拡散することができる。一例と
して、ベース領域１４は面積抵抗率が約３００オーム／
平方メートル未満、層１２内での深さが２ミクロン未満
となるように形成することができる。
【００１２】トランジスタ１０内において、ベース領域
１４の深さと層１２の厚みによってコレクタ抵抗が制限
されることはない。これは、トランジスタ１０は縦型バ
イポーラ・トランジスタではないためである。トランジ
スタ１０は横型バイポーラ・トランジスタであり、ベー
ス電極，コレクタ電極およびエミッタ電極（図示せず）
はすべて層１２の同じ面の上にある。したがって、ベー
ス領域１４の深さは従来のバイポーラ・トランジスタよ
り浅くすることができ、その結果ベース領域１４のドー
ピング・レベルを従来のバイポーラ・トランジスタより
高くすることができる。ベース領域１４のドーピング・
レベルを高くすることによって、トランジスタ１０のベ
ース抵抗をコレクタ抵抗に悪影響を与えることなく低減
することができる。さらに、ベース抵抗が小さければ、
トランジスタ１０は従来技術に比べ高速の用途により適
したものとなる。
【００１３】導体１６の部分１８は後述するようにベー
ス領域１４およびコレクタ領域１３に電気的に結合され
てトランジスタ１０の動作を向上させる。しかし、トラ
ンジスタ１０が適正に動作するためには、導体１６はベ
ース領域１４とコレクタ領域１３との間の電気的短絡を
防止するために層１２との直接的接触が全くないように
しなければならない。したがって、上述した電気的短絡
を防止するために層１２と導体１６との間に絶縁体１５
が配置される。
【００１４】好適には、絶縁体１５および導体１６はそ
れぞれ回路３０のゲート絶縁体およびゲート電極として
も用いられる。本好適実施例では、導体１６のおよび絶
縁体１５の部分３２はそれぞれＭＯＳＦＥＴ３１のポリ
シリコン・ゲート電極および二酸化珪素ゲート絶縁体を
形成する。このように、導体１６と絶縁体１５をＭＯＳ
ＦＥＴ３１とトランジスタ１０の両方に用いることがで
きるので、回路３０の製作に要する製造工程数がさらに
低減される。一例として、絶縁体１５は厚みが約５００
オングストローム未満の熱成長させた二酸化珪素層とす
ることができ、導体１６は厚みが約１０００オングスト
ロームより大きい化学蒸着されたポリシリコン層とする
ことができる。
【００１５】次に、図３には追加処理後のトランジスタ
１０および回路３０の部分断面図を示す。層１２内にベ
ース接点領域１９，エミッタ領域２０およびコレクタ接
点領域２１が配置されている。一例として、ベース接点
領域１９，エミッタ領域２０およびコレクタ接点領域２
１は注入技術とアニール技術または拡散技術を用いて形
成することができる。
【００１６】層１２の面２２の上に第１のマスキング層
（図示せず）が設けられ、これによって層１２のベース
領域１４内にエミッタ領域２０が選択的に形成され、ま
た層１２のコレクタ領域１３内にコレクタ接点領域２１
が選択的に形成される。エミッタ領域２０およびコレク
タ接点領域２１は第１導電型であり、コレクタ領域１３
より高いドーピング濃度を有する。エミッタ領域２０お
よびコレクタ接点領域２１は、トランジスタ１０の製作
に要する製造工程数を低減するために好適には１つのマ
スキング層を用いて同時に形成される。
【００１７】さらに、エミッタ領域２０およびコレクタ
接点領域２１は、トランジスタ１０の製造を簡略化する
ために好適には導体１６および絶縁体１５の部分１８に
自己整列する。エミッタ領域２０とコレクタ接点領域２
１の両方を部分１８に自己整列させることによって、エ
ミッタ領域２０とコレクタ接点領域２１との間の距離は
リソグラフィ技術の解像度による制約を受けない。例え
ば、リソグラフィ上の制約によって部分１８の形成に用
いられるエッチ・マスク（図示せず）の最小機構サイズ
が制限される可能性があるが、このエッチ・マスクは部
分１８がオーバエッチングされてその上のエッチ・マス
クより小さくなるようにアンダーカットすることができ
る。ここで、部分１８がリソグラフィの解像度より小さ
い状態では、エミッタ領域２０およびコレクタ接点領域
２１はエミッタ領域２０とコレクタ接点領域２１との間
の距離が小さくなるように部分１８に自己整列する。し
たがって、エミッタ領域２０とコレクタ接点領域２１と
の間の距離を従来の技術に比べて縮小することができ、
またエミッタ−コレクタ間隔を小さくすることによって
従来の技術に比べて寄生コレクタ抵抗を低減することが
できる。さらに、トランジスタ１０の速度を従来の技術
に比べて増大することができる。一例として、エミッタ
領域２０とコレクタ接点領域２１との間の距離は２ミク
ロン未満とすることができる。
【００１８】また、回路３０の製作に要する処理工程数
を低減するために、第１のマスキング層を用いてエミッ
タ領域２０およびコレクタ接点領域２１を有するＭＯＳ
ＦＥＴ３１のソース領域３３およびドレイン領域３４を
同時に形成することが可能であることも明らかである。
【００１９】第１のマスキング層を除去した後、面２２
の上に第２のマスキング層（図示せず）を設けて層１２
のベース領域１４内にベース接点領域１９を選択的に形
成することができる。ベース接点領域１９は第２導電型
であり、ベース領域１４よりドーピング濃度が高い。エ
ミッタ領域２０およびコレクタ接点領域２１の形成に用
いた技術をベース接点領域１９の形成にも用いることが
できる。当業者にはベース接点領域１９はエミッタ領域
２０およびコレクタ接点領域２１を形成する前に形成す
ることが可能であることは理解されよう。
【００２０】トランジスタ１０はエミッタ領域２０とコ
レクタ領域１３との間に配置され、また部分１８の下に
配置されたベース領域１４の第１の部分に形成および配
置されたベース幅２３を有する。ベース幅２３は層１２
の面２２にほぼ平行な方向に伸張する。ベース幅２３を
小さくすることによってトランジスタ１０の高速性能を
向上させることができる。したがって、ベース幅２３を
最小限にするために、ベース領域１４およびエミッタ領
域２０は好適には二重拡散技術を用いて形成される。こ
れは、単に注入およびアニール技術を用いる場合に比べ
てベース領域１４内にエミッタ領域２０を拡散すること
によってより小さなベース幅２３を得ることができるた
めである。
【００２１】エミッタ領域２０を拡散することによっ
て、エミッタ領域２０の端部は絶縁体１５の部分１８の
下をコレクタ領域１３側に伸張する。ベース領域１４の
端部はそれ以前の拡散工程によってすでに部分１８の下
に位置している。しかし、ベース領域１４の端部もまた
エミッタ領域２０の拡散処理中に部分１８の下にさらに
拡散する。したがって、ベース幅２３はベース領域１４
とエミッタ領域２０との間の拡散長の差によって画成さ
れる。これは、ベース領域１４およびエミッタ領域２０
はいずれも部分１８に自己整列するためである。２つの
別の拡散処理を用いることによって、リソグラフィのア
ラインメント精度を上げることなく、より小さなベース
幅２３の製作を容易にすることができる。このように、
ベース幅２３の大きさは従来技術の場合のようにリソグ
ラフィのアラインメント誤差による制約を受けない。一
例として、ベース幅２３は約１．５ミクロン未満とする
ことができる。
【００２２】さらに、第１の拡散処理を用いてベース領
域１４を製作し、第２の拡散処理を用いてエミッタ領域
２０およびコレクタ接点領域２１を製作するとき、トラ
ンジスタ１０のこの二重拡散処理はＭＯＳＦＥＴ３１の
製造に使用可能な二重拡散処理により適合したものとな
る。二重拡散処理を用いて製造されるＭＯＳＦＥＴは当
該技術分野において二重拡散ＭＯＳＦＥＴすなわちＤＭ
ＯＳとして周知である。
【００２３】導体１６の部分１８はベース幅２３として
同定されるベース領域１４の一部の上に位置し、それに
電気的に結合されるが、直接接触はしない。トランジス
タ１０の動作中、導体１６の部分１８は非バイアス状態
すなわち浮遊電位の状態とすることができる。しかし、
部分１８の下に位置するベース領域１４の一部を空乏化
すなわち反転させないことによってトランジスタ１０の
性能を向上させるために、導体１６の部分１８は好適に
はほぼ一定の電圧電位にバイアスされる。ベース領域１
４のこの部分を空乏化すなわち反転させないことによっ
て、寄生ＭＯＳＦＥＴ動作が抑制され、トランジスタ１
０のバイポーラ動作が改善される。一例として、導体１
６の部分１８はエミッタ領域２０に結合されたエミッタ
電極（図示せず）に電気的に結合すなわち短絡すること
ができる。
【００２４】ベース領域１４に拡散工程を用い、エミッ
タ領域２０の拡散工程を削除することによっても小さな
ベース幅２３を得ることができることは理解されよう。
しかし、エミッタ領域の拡散工程が削除されると、部分
１８のベース幅２３への重なりが不十分になり、ベース
幅２３内における上述した寄生ＭＯＳＦＥＴ動作を防止
しえない可能性がある。したがって、エミッタ領域２０
を部分１８の下に伸張させ、ベース領域１４を部分１８
の下にさらに伸張させる第２の拡散工程を用いることに
よって、ベース幅２３を部分１８に下により確実に位置
させてベース幅２３内における寄生ＭＯＳＦＥＴ動作を
排除する。
【００２５】図４は図３のトランジスタ１０の一代替実
施例であるバイポーラ・トランジスタ４０の部分断面図
を示す。図３のトランジスタ１０の通常動作時には、コ
レクタ−エミッタ破壊電圧はコレクタ接点領域２１と導
体１６の部分１８との間に配置された絶縁体１５の絶縁
破壊によって制限することができる。絶縁体１５を薄く
すると、コレクタ−エミッタ破壊電圧が小さくなり、絶
縁体１５を厚くするとコレクタ−エミッタ破壊電圧が大
きくなる。したがって、導体１６の厚みを大きくしてト
ランジスタ１０の高電圧性能を改善することができる、
しかし、絶縁体１５は好適には回路３０の製造を簡略化
するためにＭＯＳＦＥＴ３１のゲート絶縁体としても用
いられるため、厚くし過ぎてはならない。
【００２６】したがって、図４においては、コレクタ領
域１３の上にフィールド酸化物領域４１を形成して、回
路３０の製造処理の簡略性を維持しながらトランジスタ
４０のコレクタ−エミッタ破壊電圧を大きくしている。
酸化物領域４１はコレクタ領域１３の上、導体１６の部
分１８の下に配設することができる。酸化物領域４１は
当該技術において周知の素子分離工程中に熱成長させる
ことができる。
【００２７】トランジスタ４０の部分４３は図３の部分
１８と同様である。部分４３は導体１６の一部，絶縁体
１５の一部，および絶縁体１５に隣接して配置され、ま
た層１２と導体１６との間に配置されたフィールド酸化
物領域４１を含む。ベース幅２３は部分４３の一部の下
に配置される。
【００２８】また、トランジスタ４０はエミッタ領域２
０の上に位置しそれに電気的に結合されたエミッタ電極
４２を含む。エミッタ電極４２は導体１６の部分４３に
電気的に結合される。エミッタ領域２０およびコレクタ
接点領域２１は部分４３に自己整列する。より詳細に
は、コレクタ接点領域２１は部分４３のフィールド酸化
物領域４１に自己整列し、エミッタ領域２０は部分４３
の導体１６および絶縁体１５に自己整列する。フィール
ド酸化物領域４１はトランジスタ４０の高電圧性能をト
ランジスタ１０に比べて向上させる。これは、フィール
ド酸化物領域４１の厚みが図３の絶縁体１５より大きい
ためである。トランジスタ４０の高電圧性能は図４に示
すようにコレクタ接点領域２１と導体１６の部分４３と
の間の距離を大きくすることによってさらに向上させる
ことができる。
【００２９】したがって、本発明によって、従来技術の
問題点を解決する改良されたバイポーラ・トランジスタ
が提供されたことは明らかである。バイポーラ・トラン
ジスタの寄生抵抗の多くが、濃くドープした埋め込み層
を用いることなく低減される。その結果、このバイポー
ラ・トランジスタは高電圧の用途に適した改善された高
速性能を有する。さらに、このバイポーラ・トランジス
タのスイッチング速度は、このバイポーラ・トランジス
タが製作される半導体層あるいはエピタキシャル層の厚
みによる制約を受けない。これは、このバイポーラ・ト
ランジスタは従来の縦型素子ではないためである。さら
に、このバイポーラ・トランジスタ製造方法は同一半導
体層の二重拡散ＭＯＳＦＥＴおよび他のＭＯＳＦＥＴの
製作に互換性を有するものである。またさらに、このバ
イポーラ・トランジスタのベース幅はリソグラフィのア
ラインメントおよび解像度性能による制約を受けない。
【００３０】以上、本発明を実施例を参照しながら詳細
に図示および説明したが、当業者には本発明の精神およ
び範囲から逸脱することなくその形態および細部に変更
が可能であることは明らかであろう。たとえば、層１２
および基板１１はシリコン・オン・インシュレ−タ（Ｓ
ＯＩ）基板で構成することができる。さらに、たとえば
ＬＯＣＯＳ(localized oxidation of silicon)構造等の
素子分離機構を回路３０内に設けてトランジスタ１０と
ＭＯＳＦＥＴ３１の間の電気的分離を行なうこともでき
る。したがって、本発明の開示は限定的な意図によるも
のではない。むしろ、本発明の開示は特許請求の範囲に
規定する本発明の範囲を例示することを意図するもので
ある。
【図面の簡単な説明】
【図１】製造時における本発明によるバイポーラ・トラ
ンジスタの実施例の部分断面図。
【図２】製造時における本発明によるバイポーラ・トラ
ンジスタの実施例の部分断面図。
【図３】製造時における本発明によるバイポーラ・トラ
ンジスタの実施例の部分断面図。
【図４】本発明によるバイポーラ・トランジスタの代替
実施例の部分断面図。
【符号の説明】
１０ バイポーラ・トランジスタ １１ 基板 １２ 半導体層 １３ コレクタ領域 １４ ベース領域 １５ 絶縁体 １６ 導体 １８ 導体１６の部分 １９ ベース接点領域 ２０ エミッタ領域 ２１ コレクタ接点領域 ２２ 半導体層１２の面 ２３ ベース幅 ３０ 集積回路 ３１ ＭＯＳＦＥＴ ３２ 導体１６の部分 ３３ ソース領域 ３４ ドレイン領域 ３５ 層１２の部分 ３６ ドープされた領域 ４０ バイポーラ・トランジスタ ４１ フィールド酸化物領域 ４２ エミッタ領域 ４３ トランジスタ４０の部分

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体層（１２）；前記半導体層（１２）
    内のコレクタ領域（１３）であって、前記コレクタ領域
    （１３）は第１の導電型であるコレクタ領域（１３）；
    第２の導電型であり、前記コレクタ領域（１３）内に配
    置されるベース領域（１４）であって、前記ベース領域
    （１４）はベース幅を有するベース領域（１４）；前記
    半導体層（１２）と直接接触しない電気導体（１６）で
    あって、前記電気導体（１６）は前記ベース幅および前
    記コレクタ領域（１３）の一部の上に位置する電気導体
    （１６）；および前記第１の導電型であり、前記ベース
    領域（１４）内に配置されたエミッタ領域（２０）；か
    らなり、 前記ベース幅は前記エミッタ領域（２０）と前記コレク
    タ領域（１３）との間に配置されることを特徴とするバ
    イポーラ・トランジスタ。
  2. 【請求項２】基板（１１）；前記基板（１１）の上に位
    置する第１の導電型のエピタキシャル層（１２）であっ
    て、前記エピタキシャル層（１２）は面を有し、前記エ
    ピタキシャル層（１２）の一部はコレクタ領域（１３）
    を形成するエピタキシャル層（１２）；前記エピタキシ
    ャル層（１２）内に配置された第２の導電型のベース領
    域（１４）；前記ベース領域（１４）内に配置された前
    記第１の導電型のエミッタ領域（２０）であって、前記
    エミッタ領域（２０）と前記コレクタ領域（１３）との
    間の前記ベース領域（１４）の一部にベース幅が配置さ
    れ、前記ベース幅は前記エピタキシャル層（１２）の前
    記面にほぼ平行な方向に伸張するエミッタ領域（２
    ０）；前記エピタキシャル層（１２）の一部および前記
    ベース幅の上に重なった電気絶縁体；および前記エピタ
    キシャル層（１２）の一部，前記電気絶縁体および前記
    ベース幅の上に位置する電気導体（１６）；からなるこ
    とを特徴とする集積回路。
  3. 【請求項３】集積回路製造方法であって：基板（１１）
    を設ける段階；前記基板（１１）の上に位置するエピタ
    キシャル層（１２）を設ける段階であって、前記エピタ
    キシャル層（１２）の一部は第１の導電型のコレクタ領
    域（１３）を形成する段階；前記コレクタ領域（１３）
    の一部の上に位置する電気導体（１６）を形成する段
    階；前記エピタキシャル層（１２）内にあり、前記電気
    導体（１６）に自己整列する第２の導電型のベース領域
    （１４）を形成する段階；および前記ベース領域（１
    ４）内に前記第１の導電型のエミッタ領域（２０）を形
    成することによって前記ベース領域（１４）内にベース
    幅を形成する段階であって、前記ベース幅は前記エミッ
    タ領域（２０）と前記コレクタ領域（１３）との間の前
    記ベース領域（１４）の部分であり、前記エミッタ領域
    （２０）は前記電気導体（１６）に自己整列する段階；
    からなることを特徴とする集積回路製造方法。
JP9117547A 1996-05-01 1997-04-21 バイポーラ・トランジスタおよび製造方法 Pending JPH1050721A (ja)

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