CN1170238A - 双极型晶体管及其制造方法 - Google Patents

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Abstract

双极型晶体管,包括收集区、集电区中的基区和在基区内的发射区。导电体的一部分位于双极型晶体管的基区宽度之上。使发射区自对准于导电体构成的某部分,最好使发射区扩散进入基区,以便减少基区宽度而不依赖于在基区和导电体构成的该部分之间的非常精确的对准。导电体构成的该部分用于耗尽双极型晶体管的基区宽度的一部分。

Description

双极型晶体管及其制造方法
本发明一般来说涉及半导体器件，特别是双极型晶体管及其制造方法。
许多高压双极型晶体管是纵向器件，其中收集极是在半导体衬底的一个表面上，其中发射极和基极是在半导体衬底的另一个相对的表面上。该半导体衬底的厚度一般大于约10微米，以便在收集极和发射极之间提供充分的实际间距。大的实际间距增加了收集极至发射极的击穿电压并使纵向双极型晶体管能用于高压的应用领域。但是，大的实际间距也增加了收集极电阻，这使纵向双极型晶体管的驱动能力和速度下降。
其他高压双极型晶体管是横向器件，该器件中收集极、发射极和基极接触在半导体衬底的同一侧面上。但是，横向双极型晶体管一般具有长的基区长度和在基区与下面的半导体衬底之间的大的寄生电容。由于这些缺点，横向双极型晶体管的速度和增益被降低。
因此，对双极型晶体管来说存在下述的要求：小的寄生电阻和电容；适合于高速应用和能将高电压和高功率技术统一起来。
图1、2和3说明了按照本发明的和在制造期间的双极型晶体管的一个实施例的局部截面图；和
图4描述了按照本发明的双极型晶体管的另一个实施例的局部截面图。
现在转到附图进行详细描述，图1说明了一个双极型晶体管10的局部截面图。晶体管10在半导体层12的一个表面22上制造。其中层12覆盖于衬底11之上。晶体管10是集成电路30的一部分，该集成电路30能有选择地包含金属-氧化物-半导体场效应晶体管(MOSFET)31。MOSFET 31可在层12的一个不同部分35内制造。因而，该集成电路30可以是双极互补型金属-氧化物-半导体(BiCMOS)电路。
层12的一个部分用作或形成晶体管10的收集区13。收集区13具有第一种导电类型和具有适当的掺杂水平，以便使收集区13的寄生电阻为最小。为了减少制造晶体管10所需的工艺步骤，最好在衬底11上淀积或生长层12期间对层12进行掺杂。这样，层12和收集区13最好具有基本上相同的掺杂水平，以便省去用于对收集区13进行掺杂的附加的工艺步骤。作为一个例子，层12和收集区13可以是厚度大于约3微米的轻掺杂n型硅同质外延层。在该例子中，层12可通过应用本领域的专业人员熟知的外延生长技术在衬底11上生长。
掺杂区36可应用本领域熟知的注入或扩散技术在层12的部分35中形成。区域36可形成MOSFET31的阱结构，当层12是第一导电类型时，区36可具有与第一导电类型不同的第二导电类型。例如，如层12是n型的，那么区36可以是p型的。
现在用图2继续说明，在图2中描述了后续工艺之后的晶体管10和电路30的局部截面图。不用说，在各图中相同的参照号表示相同的元件。
在图2中，在层12的表面22上设置或形成电绝缘体15，在表面22和绝缘体15上设置或形成导电体16。然后，应用本领域熟知的刻蚀技术，将导体16和绝缘体15形成为18和32部分中的图形。由导体16和绝缘体15构成的部分18覆盖于收集区13的一部分上，由导体16和绝缘体15构成的部分32覆盖于掺杂区36的一部分上。
在形成部分18和32之后，在层12的收集区13内形成基区14，该基区14位于收集区13内。基区14具有第二导电类型，并与部分18自对准。可将基区14注入到层12内或扩散到层12内，使基区14的一部分位于部分18之下，其原因在下面说明。作为一个例子，基区14可形成为具有小于约300Ω/□的薄层电阻，也可具有进入层12的小于2微米的深度。
在晶体管10中，因为晶体管10不是纵向双极型晶体管，故基区14的深度和层12的厚度不限制收集区电阻。而晶体管10是横向双极型晶体管，其中基区、收集区和发射区电极(未示出)都在层12的同一表面上。这样，基区14的深度可以比常规的双极型晶体管的深度浅，使得基区14的掺杂水平可高于常规双极型晶体管的掺杂水平。随着基区14中的掺杂水平的提高，晶体管10的基区电阻可减少，但不会对集电极电阻造成不利影响。再有，随着基区电阻的减少，晶体管10与现有技术相比更适合于高速应用。
将导体16构成的部分18电耦合到基区14和收集区13以增强晶体管10的工作，如以下将要讨论的那样。但是，为了晶体管10的正确工作，导体16应不直接与层12接触，以防止在基区14与收集区13之间发生短路。因而，绝缘体15位于层12与导体16之间，以防止上述的电短路。
最好也将绝缘体15和导体16分别用作集成电路30的栅绝缘层和栅电极。在本优选实施例中，导体16和绝缘体15构成的部分32分别形成MOSFET 31的多晶栅电极和二氧化硅栅绝缘层。因此，因为导体16和绝缘体15可用于MOSFET 31和晶体管10两者，故制造集成电路30所需的制造步骤的数目可进一步减少。作为一个例子，绝缘体15可以是厚度为小于约500埃的热生长二氧化硅层，导体16可以是厚度为大于约1000埃的化学汽相淀积的多晶硅层。
现在参照图3，在附加的工艺之后描述晶体管10和电路30的局部截面图。基极接触区19、发射区20和收集极接触区21位于层12内。作为一个例子，基极接触区19、发射区20和收集极接触区21可使用离子注入和退火技术或扩散技术来形成。
在层12的表面22上设置第一掩模层(未示出)以便有选择地在层12的基区14中形成发射区20和有选择地在层12的收集区13中形成收集极接触区21。发射区20和收集极接触区21具有第一导电类型和高于收集区13的掺杂浓度。发射区20和收集极接触区21最好使用单个掩模层同时形成，以便减少制造晶体管10所需的制造步骤的数目。
再有，发射区20和收集极接触区21最好与导体16和绝缘体15构成的部分18自对准，以便简化晶体管10的制造。通过使发射区20和收集极接触区21两者自对准于部分18，在发射区20和收集极接触区21之间的距离不受光刻技术的分辨率所限制。例如，虽然光刻限制可能会对用于形成部分18的刻蚀掩模(未示出)的特征尺寸有限制，但可对刻蚀掩模进行底切，使得部分18被过刻蚀，从而使其小于上面覆盖的刻蚀掩模。现在，随着部分18小于光刻的分辨率，使发射区20和收集极接触区21自对准于部分18，以便在发射区20和收集极接触区21之间具有小的距离。这样，与现有技术相比，可减少发射区20和收集极接触区21之间的距离，并通过减少发射极至收集极的间隔，使收集极的寄生电阻比现有技术减少。再有，晶体管10的速度可比现有技术增加。作为一个例子，在发射区20和收集极接触区21之间的距离可小于2微米。
同样可以理解，第一掩模层也可用于与发射区20和收集极接触区21一起同时形成MOSFET 31的源区33和漏区34，以便减少制造电路30所需的制造步骤的数目。
在除去第一掩模层之后，然后可在表面22上设置第二掩模层，以便有选择地在层12的基区14中形成基极接触区19，其中基极接触区19具有第二导电类型和具有高于基区14的掺杂浓度。用于形成发射区20和收集极接触区21的技术也可用于形成基极接触区19。本领域的专业人员将了解到，可在形成发射区20和收集极接触区21之前形成基极接触区19。
晶体管10具有形成于和位于基区14的第一部分内的基区宽度23，该部分位于发射区20和收集极接触区21之间和位于部分18之下。基区宽度23沿基本上平行于层12的表面22的方向延伸。较小的基区宽度23可改善晶体管10的高速性能。因而，为了使基区宽度达到最小，基区14和发射区20最好用双扩散技术来形成，这是因为与简单地使用注入和退火技术相比，通过在基区14内扩散发射区20可得到更小的基区宽度。
通过扩散发射区20，发射区20的边缘将在绝缘体15的部分18之下朝收集区13延伸。基区14的边缘因为较早的扩散步骤已经位于部分18之下。但是，在发射区20的扩散过程中基区14的边缘也将进一步在部分18之下扩散。因而，基区宽度23由基区14和发射区20之间的扩散长度内的差来确定，这是因为基区14和发射区20两者都自对准于部分18。两个分离的扩散过程的应用有利于更小的基区宽度23的制造而不需要增加光刻对准精度。以这种方式，基区宽度23的尺寸不象现有技术那样受到光刻对准容限的限制。作为一个例子，基区宽度23可小于约1.5微米。
再有，当第一扩散过程用于制造基区14和第二扩散过程用于制造发射区20和收集极接触区21时，晶体管10的双扩散过程与可用于制造MOSFET 31的双扩散过程更加相容。使用双扩散过程制造的MOSFET在本领域中已知有双扩散MOSFET或DMOS。
导体16构成的部分18覆盖于标为基区宽度23的基区14的部分之上，与其电耦合，但不与其直接接触。在晶体管10的工作期间，导体16构成的部分18可不加偏置或可处于一个浮动电位。但是，最好将导体16构成的部分18偏置于一个基本上恒定的电压电位，以便通过不使位于部分18之下的基区14的部分耗尽或反型来改善晶体管10的性能。通过不使基区14的部分耗尽或反型，可在增强晶体管10的双极型作用的同时，抑制寄生的MOSFET作用。作为一个例子，可将导体16构成的部分18电耦合到或短路到发射极(未示出)，该发射极被耦合到发射区20。
不用说，小的基区宽度也可通过使用对于基区14的扩散步骤和通过省去对于发射区20的扩散步骤来得到。但是，如省去对于发射区20的扩散步骤的话，部分18可能不足以覆盖基区宽度23从而防止上述的在基区宽度23内的寄生MOSFET作用。因而，通过使用第二扩散步骤，它促使发射区20位于部分18之下，并促使基区14进一步位于部分18之下，基区宽度23将更稳定地位于部分18之下，从而消除在基区宽度23内的寄生MOSFET作用。
图4描述作为图3的晶体管10的另一个实施例的双极型晶体管40的局部截面图。在图3的晶体管正常工作下，收集极至发射极的击穿电压可被位于收集极接触区21与导体16的部分18之间的绝缘体15的电击穿所限制。较薄的绝缘体15减少收集极至发射极的击穿电压，较厚的绝缘体15增加收集极至发射极的击穿电压。这样，可增加绝缘体15的厚度来增强晶体管10的高压性能。但是，绝缘体15不应太厚，因为绝缘体15也用作MOSFET 31的栅绝缘层以便简化电路30的制造。
因而，在图4中在收集区13上形成场氧化区41，以便增加晶体管40的收集极至发射极的击穿电压，同时保持电路30的制造过程的简单性。氧化区41可置于收集区13之上和在导体16构成的部分18之下。可在本领域已知的器件隔离步骤期间热生长氧化区41。
晶体管40的部分43类似于图3的部分18。部分43包括导体16的一部分、绝缘体15的一部分和场氧化区41，场氧化区41邻近于绝缘体15和位于层12和导体16之间。基区宽度23位于部分43的一部分之下。
晶体管40也包括在发射区20之上和电耦合到发射区20的发射极42。发射极42电耦合至导体16的部分43。发射区20和收集极接触区21自对准于部分43。更具体地说，收集极接触区21自对准于部分43的场氧化区41，发射区20自对准于部分43的导体16和绝缘体15。场氧化区41改善了晶体管40的高压性能，使之超过晶体管10的高压性能，这是因为场氧化区41比图3的绝缘体15厚。如图4中所描述的，可通过增加收集极接触区21与导体16的部分43之间的距离，进一步改善晶体管40的高压性能。
因而，按照本发明，很明显已提供了一种克服了现有技术的缺点的经改善的双极型晶体管。在很大程度上减少了双极型晶体管的寄生电阻而不需要使用高掺杂的埋层。结果，双极型晶体管具有经过改善的、能与高压应用相容的高速性能。再有，因为该双极型晶体管不是常规的纵向器件，所以该双极型晶体管的开关速度不受制造双极型晶体管的半导体层或外延层的厚度的限制。另外，制造双极型晶体管的方法与在同一半导体层中制造双扩散的和其他的MOSFET的方法相容。此外，双极型晶体管的基区宽度不受光刻对准和分辨率能力的限制。
尽管已参照优选实施例详细地显示和描述了本发明，但本领域的专业人员应了解到可在不偏离本发明的精神和范围的前提下进行形式和细节方面的变更。例如，层12和衬底11可包括在绝缘体上的硅(SOI)衬底。另外，诸如硅的局部氧化(LOCOS)结构的器件隔离特征可包含于电路30中，以便在晶体管10和MOSFET之间提供电隔离。因此，本发明的公开不打算是限定性的。而本发明的公开的意图是对本发明的范围的说明，该范围在下述的权利要求中提出。

Claims (10)

1.一种双极型晶体管，其特征在于包括：
半导体层；
在该半导体层中的收集区，该收集区具有第一导电类型；
具有第二导电类型的、位于该收集区内的基区，该基区具有一个基区宽度；
不与该半导体层直接接触的导电体，该导电体覆盖于该基区宽度和收集区的一部分之上；以及
具有第一导电类型的、位于基区内的发射区，基区宽度位于发射区和收集区之间。
2.根据权利要求1的双极型晶体管，其中基区和发射区自对准于该导电体。
3.根据权利要求1的双极型晶体管，其中基区宽度小于约1.5微米。
4.根据权利要求1的双极型晶体管，其特征还在于包括：在半导体层和导电体之间的电绝缘体，其中收集区和半导体层具有基本上类似的掺杂水平。
5.根据权利要求4的双极型晶体管，其特征在于还包括：在收集区中的收集极接触区和在半导体层与导电体之间的场氧化区，其中场氧化区邻近于电绝缘体，其中收集极接触区自对准于场氧化区，其中发射区和基区自对准于导电体和电绝缘体。
6.根据权利要求1的双极型晶体管，其中基区的电阻小于约300Ω/□。
7.根据权利要求1的双极型晶体管，其中将导电体电耦合到发射区。
8.根据权利要求1、2、4、5、6、7或8的双极型晶体管，其特征在于还包括：覆盖于发射区之上的和与其电耦合的发射极，该发射极电耦合到导电体。
9.一种制造集成电路的方法，其特征在于包括下述步骤：
提供衬底；
提供覆盖于该衬底上的外延层，该外延层的一部分形成第一导电类型的收集区；
形成覆盖于收集区的一部分之上的导电体；
在外延层中形成第二导电类型的基区和使之自对准于导电体；以及
通过在基区中形成第一导电类型的发射区从而在基区中形成基区宽度，该基区宽度是发射区和收集区之间的基区的一部分，该发射区自对准于导电体。
10.根据权利要求9的方法，其特征在于还包括：在收集区的一部分之上形成场氧化区的步骤，其中形成基区宽度的步骤包括形成收集极接触区，场氧化区位于收集极接触区和基区之间，其中形成导电体的步骤包括在场氧化区的一部分上形成导电体，其中形成收集极接触区的步骤包括使收集极接触区自对准于场氧化区。
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