CN1505168A - 制备窄掺杂剖面高性能半导体器件的结构和方法 - Google Patents
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Abstract
一种制备NPN异质结双极晶体管(100)的结构和方法包括含用于形成晶体管基极区杂质(86)的第一区域(82)的半导体衬底。临近第一区域的第二区域被用于形成晶体管的发射极区。填隙俘获材料(81)减少了后续热处理时基极区域的杂质扩散。
Description
技术领域
本发明通常涉及半导体器件，特别是高频NPN异质结双极晶体管和这种器件的制备方法。
背景技术
NPN异质结双极晶体管(HBT)被用于许多电子应用中，包括集成电路和分离元件。HBT具有超高频特性，其单位电流增益频率fτ比同质结双极晶体管高。因为NPN器件中的电子移动性比PNP器件中的空穴移动性高，NPN HBT也比PNP HBT快。根据这些原因，NPN HBT很适合高速开关应用。在众多例子中，NPN HBT的fτ为100GHz或更高。
例如，NPN HBT能包括一个硅衬底和与硅衬底接触的锗硅层。硅衬底和锗硅层间的界面是异质结。能通过改变异质结构中锗硅比例来改变硅的带隙，来生产高速双极晶体管。
由于高速开关需要窄基极，所以很多进一步改善NPN HBT性能的尝试都集中在减小基极区宽度。但是各种技术原因证明实现这种减小很困难。
例如，制作具有窄基极宽的NPN晶体管的一限制因素是后续热处理环节时硼掺杂原子在基极区的扩散，当包含基极区的异质结构上形成如热氧化物的介电层时会遇到。即使热氧化物为理想的硅钝化层，因为它形成低密度表面态和缺陷最少的界面，但是由于氧化反应从表面向半导体区注入了硅填隙，根据氧化增强扩散(OED)现象它加速了某些元素的扩散，导致热氧化也恶化维持窄基极的问题。特别地是，因为扩散主要通过填隙机制，OED极大的增强了扩散过程，导致基极掺杂层的不良延展，从而增加了基极宽度。如现有技术已知，单位电流增益频率大致反比于基极宽度的平方。因此，传统PNP异质结双极晶体管结构和方法中，当执行后续热氧化时，能生产多薄的基极外延层是有限的。
因此，需要一种制备具有窄基极掺杂剖面的高性能NPN异质结双极晶体管的结构和方法，该方法可生产具有超高频性能的器件。
附图说明
图1为第一生产阶段后NPN异质结双极晶体管或半导体器件的截面图；
图2为图1中异质结外延叠层30的详细截面图；
图3为第二生产阶段后NPN异质结双极晶体管的截面图；
图4为第三生产阶段后NPN异质结双极晶体管的截面图；及
图5为图4中异质结外延叠层30的详细截面图。
具体实施方式
附图中，相同标号的元件具有相似功能。注意，为了简化描述和更好的解释本发明，用于形成如图所示结构的许多特定处理步骤被省略。这些步骤的一些在2002年5月14日授予发明人KurtSakamoto的美国专利No.6,387,768“半导体元件制备方法及其半导体元件”中有详细描述。
图1为第一生产阶段后NPN异质结双极晶体管或半导体器件100的截面图。NPN异质结双极晶体管100被形成于半导体衬底11上，并通过一些沟槽17与其它器件(未画出)隔离。在一种实施方案中，衬底11由单晶硅形成。
基极层12被重掺杂来提供低阻接地面让高频信号流经半导体器件100。在一种实施方案中，基极层12包含掺杂成具有p型电导的单晶硅，电阻率约0.10hm-cm。
外延层13生长于基极层12上，具有p型电导及相当高的电阻率。高电阻率为半导体器件100提供低寄生衬底电容，增加了半导体器件100的整体频率响应。在一种实施方案中，外延层13厚约2.75微米，掺杂浓度约1.0*1014原子/cm3。
埋层14形成于外延层13上，为半导体器件100提供低集电极电阻。在一种实施方案中，埋层14被注入为具有n型电导，厚约1微米，掺杂浓度约6.0*1019原子/cm3。
外延层15生长于埋层14上，厚约0.8微米。在一种实施方案中，外延层15为n型电导，掺杂浓度约为2.0*1016原子/cm3。
一些沟槽17被刻蚀足够深至基极层12来形成电隔离岛，包封上外延层13和15及埋层14。在一种实施方案中，沟槽17被形成约6微米深。沟槽17的表面上衬有介电层18，然后填有共形的材料19。在一种实施方案中，介电层18为热生长的二氧化硅，共形材料19包括未掺杂的多晶硅。
表面24上形成图案，介电材料被选择的形成于表面24上来产生浅局部隔离区22。在一种实施方案中，隔离区22由热生长的二氧化硅形成。
表面24上进一步形成图形掩盖引入外延层15的杂质来形成掺杂区21，它在后续热环节中扩散进入埋层14。掺杂区21形成NPN异质结双极晶体管100的部分集电极。区域21通常被重掺杂来提供从表面24至埋层14的低电阻通路。在一种实施方案中，掺杂区域21被形成为n型电导，有效掺杂浓度级别约为2.0*1018原子/cm3。
图2为图1中异质结外延叠层30的详细截面图。异质结外延叠层30包含间隙俘获材料或形成于表面24上的区域81。异质结外延叠层30包含第二区域或硅(Si)帽层84形成于第一区域或锗硅(SiGe)层82上。此第二区域或半导体层84将最终包含发射极，第一区域或半导体层82在后续制备步骤后将最终包含双极晶体管的基极。区域82和84间的边界标明了器件中发射极-基极结的位置。
在一种实施方案中，Si帽84被形成厚约200-500埃，半导体或锗硅层82被形成厚约300-1000埃，锗浓度约为8-20％。由此，上述实施方案中异质结外延叠层30的厚度约为500-1500埃。另外，SiGe层82中的锗剖面(未示出)可平坦或以几种不同方式层化来满足各种器件性能要求。另外，SiGe层82也包含第一杂质或p型掺杂区域86。在一种实施方案中，p型掺杂区86为厚约100-200埃的硼掺杂层，浓度约为2.0*1019原子/cm3。Si帽84包含填隙俘获材料或区域81。在一种实施方案中，填隙俘获材料或区域81被形成厚约100-200埃，碳浓度约0.1-0.2％，或约5.0*1019-1.0*1020原子/cm3。在图2描述一种实施方案中，硼掺杂区86被物理上以约200-800埃的未掺杂或轻掺杂Si和/或SiGe与填隙俘获材料或区域81隔开。或者选择地，填隙俘获区81中的碳可以扩展到SiGe层或基极区82。所有上述异质结外延叠层30的各种实施方案中，在器件发射极区84的晶体管的SiGe层或基极区82外都存在大量的碳。
能使用标准选择性外延工艺形成异质结外延叠层30，其中使用低压选择性外延，包含锗硅和硼的单晶硅被形成于第一区域或SiGe层82。然后，通过关闭锗和硼材料源，开启碳源，第二区或Si帽84由含碳的单晶硅形成。
在可选实施方案中，SiGe层82内包含第二或明显分离的碳区87，在SiGe层82开始形成时碳被引入第二区87的SiGe层82来提供填隙俘获材料区87，同上述相似，可防止硼向下扩散入集电极而增加基极宽度和恶化器件电性能。
图3为第二生产阶段后半导体器件100的截面图。
介电材料被选择的形成于表面24上来生产介电材料32。在一种实施方案中，介电材料32包含以通常约为100埃厚形成的热生长二氧化硅层。
在异质结外延叠层30的表面90上形成介电材料32，引入了硅填隙320至异质结外延叠层30中，在某些情况下引入衬底11中。但是，填隙俘获材料81有效限制了填隙原子到达硼掺杂层或区域86，因此与没有填隙俘获材料相比维持了更窄的基极宽度180。双极晶体管的基极为控制器件开关能力的区域。因为注入少子通过基极的转移时间大致正比于基极宽度的平方，减小基极宽度极大的减小了转移时间，它反比相关于单位电流增益频率fτ。结果，窄基极的双极晶体管能更高效率地开关电流。
然后介电材料被淀积于介电材料32上制备介电膜34。在一种实施方案中，介电膜34包含厚约1000埃的淀积氮化硅。
导电膜形成于介电膜34上，形成图形来产生NPN基极36。在一种实施方案中，基极36包含厚约1800埃且重掺杂成p型电导的多晶硅。
然后介电材料被淀积在半导体器件100上形成介电膜39。在一种实施方案中，介电膜39包含淀积厚约1微米的二氧化硅，经平坦化回刻后约6000埃厚。
介电膜39被图形化刻蚀产生开口40，从而暴露基极36。
图4描述了第三生产阶段后半导体器件100的截面图。
一套标准的刻蚀步骤从部分介电材料32和34除去了材料在开口40处暴露基极36。这些刻蚀步骤通过开口40暴露异质结外延叠层30的表面44。开口40因此定义了基极36的接触窗。
导电材料被淀积于半导体器件100的暴露表面，并被各向异性的刻蚀成沿开口40侧墙的导电间隔条46。间隔条46被过刻蚀以便其高度从表面44延伸至电接触基极36。此过刻蚀减小了寄生电极电容，也避免了由形成于开口40上角的垂直台阶上薄膜变薄而致的电极短路导致的器件损坏。
介电材料和一系列其他薄膜被淀积，并选择的刻蚀以在NPN异质结双极晶体管100中形成介电间隔条52，如图所示。在一种实施方案中，间隔条52包含淀积成厚约1000埃的氮化硅。
然后半导体器件100被图形化刻蚀以形成NPN集电极窗56来与外延层15接触。半导体材料被淀积，平坦化回刻或相似工艺除去了部分半导体材料。对NPN晶体管100，回刻余留了半导体材料的第一部分于窗56中作为NPN集电极58，及开口40内的第二部分作为第三区或NPN发射极59。在一种实施方案中，半导体材料包含重掺杂为n型电导且低阻抗的多晶硅。一种实施方案中，发射极包含砷杂质。
图5为图4中异质结外延叠层30的详细截面图。后续热环节导致从与表面24和44接触的导体和半导体材料的杂质外扩。特别的是，对半导体器件100，来自间隔条46的p型杂质通过表面44扩散入基极区82而形成p型NPN基极接触区64，n型杂质从发射极59扩散而形成n型发射极接触区65，如图所示。基极接触区64和发射极接触区65被形成于表面44下，通常深度小于0.1微米。
光刻步骤在半导体器件100上形成图形，暴露膜被选择性刻蚀形成用于与NPN基极36电接触的开口72-73。后续互连金属层，层间介电膜，钝化膜及类似物被以标准模式形成，未被具体示出，以便简化描述和更清晰的描述本专利。
上述结构的一优点在于在Si帽层或发射极区84引入碳，碳俘获介电材料或热氧化物32生长时从表面90注入异质结外延叠层30的填隙320。已知填隙硅有助于几种杂质元素的扩散，特别是硼。硅填隙的扩散长度为几微米，所以它们能容易的到达如86的硼掺杂区，并加速掺杂原子的扩散，导致晶体管基极区的不良加宽。通过俘获介电材料或热氧化物32形成时注入的这些填隙，氧化增强扩散效应(硼扩散极大增强的原因)被一道最小化或消除。从而，通过用填隙俘获区81俘获硅填隙320，基极区82的宽度180能做得更小，更窄，即使经过如热氧化的后续热处理。尺寸控制被提高2至5个因子，从而能利用更小宽度的基极区且能使基极位置更接近发射极，更进一步改善了最终晶体管的电性能。特别的是，更小的基极宽度允许形成减小的基极转移时间和发射极-基极结更突变的晶体管，两者都改善了其高速开关能力。
另外，器件发射极区84内带填隙俘获层81的上述结构解决了填隙俘获元素恶化器件电性能的问题。通过减少载流子寿命和迁移率，碳能潜在的恶化半导体材料的电特性。晶体管的基极区82中这一问题会特别严重，载流子寿命的减少导致更大的基极电流和低直流电流增益，且迁移率的减少增加了器件的基极转移时间。但是，上述结构中，大量的碳位于器件发射极区84中的基极区82外。大多数现代高性能NPN晶体管具有重掺杂退化的发射极。因为通过肖特基-瑞得-霍尔和奥格复合，发射极区的高掺杂浓度已导致载流子寿命的极大减少，对于通过离化杂质散射的载流子迁移率，碳的存在导致这些电参数的进一步减少就不重要了。例如，考虑0.1-0.2％或约5.0*1019-1.0*1020原子/cm3的碳浓度超过了基极硼掺杂浓度(2.0*1019原子/cm3)但仍小于大多数发射极的典型掺杂浓度5.0*1020-1.0*1021原子/cm3。因此，碳的有益的扩散减少属性能被利用而不导致危害的电类副作用。通过把填隙俘获区81放于NPN晶体管基极的硼掺杂区86和先于发射极接触点65形成前的氧化层32之间，填隙俘获材料的不良效应被转移至器件结构的非重要区域。
与发射极到基极的杂质扩散控制为主要考虑的PNP HBT器件相比，上述方案能实现基极形成后氧化工序的填隙俘获。如果允许进入基极区，这些填隙将增强硼扩散，从而增大基极宽度。
上述描述的简单方法与标准的半导体工艺兼容，导致低成本，高速NPN异质结双极晶体管具有精确控制的基极宽度。
发明总结
总之，本发明提供了一种制备NPN异质结双极晶体管100的结构和方法，其中，NPN异质结双极晶体管由带第一区域82，和临近第一区域用于形成晶体管发射极，其特征在于有减少后续热处理中杂质在基极区扩散的填隙俘获材料81的第二区域84的半导体衬底11组成，第一区域含有用于形成晶体管基极区的第一杂质86。
Claims (10)
1.一种NPN异质结双极晶体管(100)，其特征在于有半导体衬底(11)，所述衬底(11)具有含第一杂质(86)用于形成所述晶体管的基极区(82，36，61)的第一区域(82)，和与所述第一区域相邻，包括填隙俘获材料(81)的第二区域(84)。
2.权利要求1中的NPN异质结双极晶体管，还包括形成于半导体衬底上的介电材料(32)。
3.权利要求2中的NPN异质结双极晶体管，其中所述介电材料包括热生长的二氧化硅(32)。
4.权利要求2中的NPN异质结双极晶体管，其中所述第一区域(82)与所述介电材料(32)被所述第二区域(84)隔开。
5.权利要求1中的NPN异质结双极晶体管，其中所述填隙俘获材料(81)包括碳。
6.权利要求1中的NPN异质结双极晶体管，其中所述第一杂质(86)包括硼。
7.权利要求1中的NPN异质结双极晶体管，其中所述第一区域(82)包括锗硅。
8.权利要求1中的NPN异质结双极晶体管，其中所述第二区域(84)具有用于形成所述晶体管发射极区的第二杂质砷。
9.权利要求8中的NPN异质结双极晶体管，其中所述第二杂质包括砷。
10.权利要求1中的NPN异质结双极晶体管，其中所述第一区域(82)包括填隙俘获材料(87)。
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