JP2611640B2 - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合バイポーラ
トランジスタに関する。
トランジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタの高速化のため
ベース幅を薄くしていくと、ベース抵抗の増加および接
合耐圧の低下という問題が生じてくる。その防止のため
には、ベースの高濃度化が必要になってくるが、電流増
幅率の低下およびトンネル電流の発生を招くという問題
が新たに生じる。ベースの濃度を高くしつつこの新たな
問題を解決する一方法として、ベース・エミッタ接合を
ナローギャップベースまたはワイドギャップエミッタを
用いてヘテロ接合化する方法がある。エミッタをベース
よりも禁制帯エネルギー幅の大きい半導体を用いて形成
（ワイドギャップエミッタ・ヘテロ接合）すると、非常
に高い電流利得が得られることが知られている。これ
は、材料を適当に選ぶことにより、エミッタ・ベース接
合部のバンド構造を、電子に対してはあまり障壁になら
ず、ホールに対して大きな障壁になるように構成できる
ことによる。また、ワイドギャップエミッタでは、高濃
度接合化によるトンネル電流を抑止するため、エミッタ
濃度を低くすることができる。なお、シリコンに対する
ワイドギャップエミッタの典型的な材料としてＳｉＣが
ある。
ベース幅を薄くしていくと、ベース抵抗の増加および接
合耐圧の低下という問題が生じてくる。その防止のため
には、ベースの高濃度化が必要になってくるが、電流増
幅率の低下およびトンネル電流の発生を招くという問題
が新たに生じる。ベースの濃度を高くしつつこの新たな
問題を解決する一方法として、ベース・エミッタ接合を
ナローギャップベースまたはワイドギャップエミッタを
用いてヘテロ接合化する方法がある。エミッタをベース
よりも禁制帯エネルギー幅の大きい半導体を用いて形成
（ワイドギャップエミッタ・ヘテロ接合）すると、非常
に高い電流利得が得られることが知られている。これ
は、材料を適当に選ぶことにより、エミッタ・ベース接
合部のバンド構造を、電子に対してはあまり障壁になら
ず、ホールに対して大きな障壁になるように構成できる
ことによる。また、ワイドギャップエミッタでは、高濃
度接合化によるトンネル電流を抑止するため、エミッタ
濃度を低くすることができる。なお、シリコンに対する
ワイドギャップエミッタの典型的な材料としてＳｉＣが
ある。
【０００３】一方、ベースにエミッタより狭いバンドギ
ャップをもつ半導体を用いたナローバンドギャップベー
スヘテロ接合型バイポーラトランジスタがある。特に、
ベースとしてＳｉＧｅ混晶を用いることが広く研究され
ている。ＳｉＧｅ混晶を用いてベース中のＧｅ濃度に勾
配をつけることで、ベースを走行する小数キャリヤを加
速する電界を発生させることができ、素子の高速化がで
きることが知られている。
ャップをもつ半導体を用いたナローバンドギャップベー
スヘテロ接合型バイポーラトランジスタがある。特に、
ベースとしてＳｉＧｅ混晶を用いることが広く研究され
ている。ＳｉＧｅ混晶を用いてベース中のＧｅ濃度に勾
配をつけることで、ベースを走行する小数キャリヤを加
速する電界を発生させることができ、素子の高速化がで
きることが知られている。
【０００４】さらに、図７に示すヘテロ接合バイポーラ
トランジスタ100 のように、ベースとしてＳｉＧｅ層10
6 を用いるとともにエミッタとしてＳｉＣ層108 を用い
ることにより、バイポーラトランジスタのさらなる高性
能化が可能になることが知られている。しかし、この場
合には、ベースとエミッタとで異種の半導体膜を用いて
いるため、その界面で格子の不整合が生じる結果、格子
欠陥や応力による結晶歪が発生して、電流利得低下など
のトランジスタの特性の悪化という問題が発生する。
トランジスタ100 のように、ベースとしてＳｉＧｅ層10
6 を用いるとともにエミッタとしてＳｉＣ層108 を用い
ることにより、バイポーラトランジスタのさらなる高性
能化が可能になることが知られている。しかし、この場
合には、ベースとエミッタとで異種の半導体膜を用いて
いるため、その界面で格子の不整合が生じる結果、格子
欠陥や応力による結晶歪が発生して、電流利得低下など
のトランジスタの特性の悪化という問題が発生する。
【０００５】特開平２−１９６４３２号公報には、ヘテ
ロ接合バイポーラトランジスタ100において発生する問
題を解決する一方法として、図８に示すように、Ｓｉベ
ース層206 の表面に酸化シリコン膜230 （または窒化シ
リコン膜）を形成したのちに、酸化シリコン膜230 （ま
たは窒化シリコン膜）上にエミッタとなるＳｉ以外の多
結晶半導体膜208 を堆積するようにしたヘテロ接合バイ
ポーラトランジスタ120 が提案されている。このような
ヘテロ接合バイポーラトランジスタ200 では、Ｓｉベー
ス層206 とＳｉ以外の多結晶半導体膜208 との間に挿入
された酸化シリコン膜230 （または窒化シリコン膜）
が、異種の結晶が直接接合するのを防ぐため、格子不整
合による界面の結晶欠陥や応力による結晶歪みの発生を
抑えることができる。
ロ接合バイポーラトランジスタ100において発生する問
題を解決する一方法として、図８に示すように、Ｓｉベ
ース層206 の表面に酸化シリコン膜230 （または窒化シ
リコン膜）を形成したのちに、酸化シリコン膜230 （ま
たは窒化シリコン膜）上にエミッタとなるＳｉ以外の多
結晶半導体膜208 を堆積するようにしたヘテロ接合バイ
ポーラトランジスタ120 が提案されている。このような
ヘテロ接合バイポーラトランジスタ200 では、Ｓｉベー
ス層206 とＳｉ以外の多結晶半導体膜208 との間に挿入
された酸化シリコン膜230 （または窒化シリコン膜）
が、異種の結晶が直接接合するのを防ぐため、格子不整
合による界面の結晶欠陥や応力による結晶歪みの発生を
抑えることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、図７に
示したヘテロ接合バイポーラトランジスタ100 のよう
に、ＳｉＧｅをベースとして用いるとともにＳｉＣをエ
ミッタとして用いる方法では、Ｓｉの場合に比べてさら
に格子定数の差が大きくなるため（格子定数：ＳｉＣ＝
４．４Å，ＳｉＧｅ＝５．５Å）、界面に転位を発生さ
せずにＳｉＣのエピタキシャル成長を行うことが困難に
なるという問題がある。
示したヘテロ接合バイポーラトランジスタ100 のよう
に、ＳｉＧｅをベースとして用いるとともにＳｉＣをエ
ミッタとして用いる方法では、Ｓｉの場合に比べてさら
に格子定数の差が大きくなるため（格子定数：ＳｉＣ＝
４．４Å，ＳｉＧｅ＝５．５Å）、界面に転位を発生さ
せずにＳｉＣのエピタキシャル成長を行うことが困難に
なるという問題がある。
【０００７】また、図８に示したヘテロ接合バイポーラ
トランジスタ200 のように、ベースとエミッタとの間に
酸化シリコン膜または窒化シリコンを挿入する方法で
は、エミッタとベースとの間に膜厚が５〜１５Åにせ
よ、絶縁膜が形成されているために、エミッタ抵抗が高
くなり、エミッタをベース上にエピタキシャル成長する
ことができなくなるという問題がある。
トランジスタ200 のように、ベースとエミッタとの間に
酸化シリコン膜または窒化シリコンを挿入する方法で
は、エミッタとベースとの間に膜厚が５〜１５Åにせ
よ、絶縁膜が形成されているために、エミッタ抵抗が高
くなり、エミッタをベース上にエピタキシャル成長する
ことができなくなるという問題がある。
【０００８】本発明の目的は、界面の転移の発生を低減
しつつエミッタをベース上にエピタキシャル成長するこ
とができるヘテロ接合バイポーラトランジスタを提供す
ることにある。
しつつエミッタをベース上にエピタキシャル成長するこ
とができるヘテロ接合バイポーラトランジスタを提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタは、ＳｉＧｅベース層とＳｉＣエミ
ッタ層とを含むヘテロ接合バイポーラトランジスタにお
いて、前記ＳｉＧｅベース層と前記ＳｉＣエミッタ層と
の間に形成された、ＳｉＧｅの格子定数とＳｉＣの格子
定数との間の格子定数をもつ単結晶層を含むことを特徴
とする。
ポーラトランジスタは、ＳｉＧｅベース層とＳｉＣエミ
ッタ層とを含むヘテロ接合バイポーラトランジスタにお
いて、前記ＳｉＧｅベース層と前記ＳｉＣエミッタ層と
の間に形成された、ＳｉＧｅの格子定数とＳｉＣの格子
定数との間の格子定数をもつ単結晶層を含むことを特徴
とする。
【００１０】
【作用】本発明のヘテロ接合バイポーラトランジスタで
は、ＳｉＧｅベース層上にＳｉＣエミッタ層をエピタキ
シャル成長する際に、ＳｉＧｅの格子定数とＳｉＣの格
子定数との間の格子定数をもつ単結晶層をスペーサ層と
してＳｉＧｅベース層とＳｉＣエミッタ層との間に挟む
ことにより、界面の転移の発生を低減することができ
る。このとき、単結晶層の厚さは、ヘテロ接合効果を阻
害しないように、完全に空乏層化するような厚さにす
る。
は、ＳｉＧｅベース層上にＳｉＣエミッタ層をエピタキ
シャル成長する際に、ＳｉＧｅの格子定数とＳｉＣの格
子定数との間の格子定数をもつ単結晶層をスペーサ層と
してＳｉＧｅベース層とＳｉＣエミッタ層との間に挟む
ことにより、界面の転移の発生を低減することができ
る。このとき、単結晶層の厚さは、ヘテロ接合効果を阻
害しないように、完全に空乏層化するような厚さにす
る。
【００１１】
【実施例】以下に、本発明の実施例について、図面を参
照して説明する。
照して説明する。
【００１２】図１は、本発明のヘテロ接合バイポーラト
ランジスタの第１の実施例の縦構造を示す断面図であ
る。本実施例のヘテロ接合バイポーラトランジスタ１０
は、ＳｉＧｅの格子定数とＳｉＣの格子定数との間の格
子定数をもつＳｉ層１７がスペーサ層としてＳｉＧｅベ
ース層１６とＳｉＣエミッタ層１８との間に形成されて
いる点で、図７に示したヘテロ接合バイポーラトランジ
スタ100 と異なる。
ランジスタの第１の実施例の縦構造を示す断面図であ
る。本実施例のヘテロ接合バイポーラトランジスタ１０
は、ＳｉＧｅの格子定数とＳｉＣの格子定数との間の格
子定数をもつＳｉ層１７がスペーサ層としてＳｉＧｅベ
ース層１６とＳｉＣエミッタ層１８との間に形成されて
いる点で、図７に示したヘテロ接合バイポーラトランジ
スタ100 と異なる。
【００１３】すなわち、本実施例のヘテロ接合バイポー
ラトランジスタ１０は、ｐ型シリコン基板１１と、ｐ型
シリコン基板１１内に形成されたｎ+ 型低抵抗領域１２
と、ｎ+ 型低抵抗領域１２上に形成されたｎ型シリコン
エピタキシャル層１３と、ｐ型シリコン基板１１内に形
成された素子分離領域１４（酸化膜）と、ｎ型シリコン
エピタキシャル層１３および素子分離領域１４上に形成
された層間絶縁膜１５と、ｎ型シリコンエピタキシャル
層１３上の図示左側の２つの層間絶縁膜１５で挟まれた
部分に形成されたＳｉＧｅベース層１６と、ＳｉＧｅベ
ース層１６の図示右側の部分に形成されたＳｉ層１７
と、Ｓｉ層１７上に形成されたＳｉＣエミッタ層１８
と、層間絶縁膜１５，ＳｉＧｅベース層１６およびＳｉ
Ｃエミッタ層１８上に形成された絶縁膜１９と、絶縁膜
１９をエッチングして形成された第１の開口３１（図４
参照）を介してＳｉＧｅベース層１６の図示左側の部分
と電気的に接触するよう形成されたベース用アルミ電極
２２と、絶縁膜１９をエッチングして形成された第２の
開口３２（図４参照）を介してＳｉＣエミッタ層１８と
電気的に接触するよう形成されたエミッタ用アルミ電極
２３と、絶縁膜１９および層間絶縁膜１５をエッチング
して形成された第３の開口を介してｎ型シリコンエピタ
キシャル層１３と電気的に接触するよう形成されたコレ
クタ用アルミ電極２４とを含む。
ラトランジスタ１０は、ｐ型シリコン基板１１と、ｐ型
シリコン基板１１内に形成されたｎ+ 型低抵抗領域１２
と、ｎ+ 型低抵抗領域１２上に形成されたｎ型シリコン
エピタキシャル層１３と、ｐ型シリコン基板１１内に形
成された素子分離領域１４（酸化膜）と、ｎ型シリコン
エピタキシャル層１３および素子分離領域１４上に形成
された層間絶縁膜１５と、ｎ型シリコンエピタキシャル
層１３上の図示左側の２つの層間絶縁膜１５で挟まれた
部分に形成されたＳｉＧｅベース層１６と、ＳｉＧｅベ
ース層１６の図示右側の部分に形成されたＳｉ層１７
と、Ｓｉ層１７上に形成されたＳｉＣエミッタ層１８
と、層間絶縁膜１５，ＳｉＧｅベース層１６およびＳｉ
Ｃエミッタ層１８上に形成された絶縁膜１９と、絶縁膜
１９をエッチングして形成された第１の開口３１（図４
参照）を介してＳｉＧｅベース層１６の図示左側の部分
と電気的に接触するよう形成されたベース用アルミ電極
２２と、絶縁膜１９をエッチングして形成された第２の
開口３２（図４参照）を介してＳｉＣエミッタ層１８と
電気的に接触するよう形成されたエミッタ用アルミ電極
２３と、絶縁膜１９および層間絶縁膜１５をエッチング
して形成された第３の開口を介してｎ型シリコンエピタ
キシャル層１３と電気的に接触するよう形成されたコレ
クタ用アルミ電極２４とを含む。
【００１４】次に、ヘテロ接合バイポーラトランジスタ
１０の製造方法について、図２乃至図５を参照して説明
する。なお、図２乃至図５には、図１に示したヘテロ接
合バイポーラトランジスタ１０のコレクタの電極部（コ
レクタ用アルミ電極２４の部分）は省略されている。
１０の製造方法について、図２乃至図５を参照して説明
する。なお、図２乃至図５には、図１に示したヘテロ接
合バイポーラトランジスタ１０のコレクタの電極部（コ
レクタ用アルミ電極２４の部分）は省略されている。
【００１５】図２に示すように、ｎ+ 型低抵抗領域１２
がｐ型シリコン基板１１内に形成されたのち、ｎ型シリ
コンエピタキシャル層１３がｎ+ 型低抵抗領域１２上に
形成される。続いて、窒化膜（不図示）がｐ型シリコン
基板１１上に形成されたのち、素子分離領域１４が形成
される部分の窒化膜がエッチングにより除去される。こ
の窒化膜をマスクとした酸化が行われることにより、素
子分離領域１４が形成される。続いて、層間絶縁膜１５
が、ｐ型のＳｉＧｅベース層１６が形成される部分を除
くｐ型シリコン基板１１の全面に堆積されたのち、Ｓｉ
Ｇｅベース層１６がエピタキシャル成長により形成され
る。ＳｉＧｅベース層１６の形成は、ｎ型シリコンエピ
タキシャル層１３上にのみ選択的に行ってもよく、また
は、ｐ型シリコン基板１１の全面に形成されたのち必要
な部分以外の部分をエッチングにより除去することによ
って行ってもよい。
がｐ型シリコン基板１１内に形成されたのち、ｎ型シリ
コンエピタキシャル層１３がｎ+ 型低抵抗領域１２上に
形成される。続いて、窒化膜（不図示）がｐ型シリコン
基板１１上に形成されたのち、素子分離領域１４が形成
される部分の窒化膜がエッチングにより除去される。こ
の窒化膜をマスクとした酸化が行われることにより、素
子分離領域１４が形成される。続いて、層間絶縁膜１５
が、ｐ型のＳｉＧｅベース層１６が形成される部分を除
くｐ型シリコン基板１１の全面に堆積されたのち、Ｓｉ
Ｇｅベース層１６がエピタキシャル成長により形成され
る。ＳｉＧｅベース層１６の形成は、ｎ型シリコンエピ
タキシャル層１３上にのみ選択的に行ってもよく、また
は、ｐ型シリコン基板１１の全面に形成されたのち必要
な部分以外の部分をエッチングにより除去することによ
って行ってもよい。
【００１６】その後、スペーサー層となるＳｉ層１７を
形成するためのｐ型Ｓｉ膜（不図示）がｐ型シリコン基
板１１の全面に形成される。このとき、ｐ型Ｓｉ膜の厚
さは、ＳｉＣエミッタ層１８とＳｉＧｅベース層１６と
のヘテロ効果を妨げないように、臨界膜厚（すなわち、
成長したｐ型Ｓｉ膜に転移が発生して格子緩和が生じる
膜厚）以下で、かつ、完全に空乏化される膜厚とする。
たとえば、ＳｉＧｅベース層１６のＳｉＧｅ濃度を６×
１０18ｃｍ-3とし、ＳｉＣエミッタ層１８のＳｉＣ濃度
を２×１０19ｃｍ-3としたときには、空乏層はＳｉＧｅ
ベース層１６側に約１００Åだけ形成されるため、ｐ型
Ｓｉ膜の厚さは１００Å以下とする。なお、ＳｉＣエミ
ッタ層１８のＳｉＣ濃度がＳｉＧｅベース層１６のＳｉ
Ｇｅ濃度よりも小さく、空乏層がＳｉＣエミッタ層１８
側に形成される場合には、ｐ型Ｓｉ膜の代わりにｎ型の
Ｓｉ膜が形成される。
形成するためのｐ型Ｓｉ膜（不図示）がｐ型シリコン基
板１１の全面に形成される。このとき、ｐ型Ｓｉ膜の厚
さは、ＳｉＣエミッタ層１８とＳｉＧｅベース層１６と
のヘテロ効果を妨げないように、臨界膜厚（すなわち、
成長したｐ型Ｓｉ膜に転移が発生して格子緩和が生じる
膜厚）以下で、かつ、完全に空乏化される膜厚とする。
たとえば、ＳｉＧｅベース層１６のＳｉＧｅ濃度を６×
１０18ｃｍ-3とし、ＳｉＣエミッタ層１８のＳｉＣ濃度
を２×１０19ｃｍ-3としたときには、空乏層はＳｉＧｅ
ベース層１６側に約１００Åだけ形成されるため、ｐ型
Ｓｉ膜の厚さは１００Å以下とする。なお、ＳｉＣエミ
ッタ層１８のＳｉＣ濃度がＳｉＧｅベース層１６のＳｉ
Ｇｅ濃度よりも小さく、空乏層がＳｉＣエミッタ層１８
側に形成される場合には、ｐ型Ｓｉ膜の代わりにｎ型の
Ｓｉ膜が形成される。
【００１７】その後、ＳｉＣエミッタ層１８を形成する
ための単結晶ＳｉＣ膜または多結晶ＳｉＣ膜（ともに不
図示）がｐ型シリコン基板１１の全面に形成されたの
ち、Ｓｉ層１７以外の部分のｐ型Ｓｉ膜およびＳｉＣエ
ミッタ層１８以外の部分の単結晶ＳｉＣ膜または多結晶
ＳｉＣ膜がエッチング除去されることにより、図３に示
すように、スペーサー層となるｐ型のＳｉ層１７がＳｉ
Ｇｅベース層１６上の所定の位置に形成されるととも
に、ＳｉＣエミッタ層１８がＳｉ層１７上に形成され
る。
ための単結晶ＳｉＣ膜または多結晶ＳｉＣ膜（ともに不
図示）がｐ型シリコン基板１１の全面に形成されたの
ち、Ｓｉ層１７以外の部分のｐ型Ｓｉ膜およびＳｉＣエ
ミッタ層１８以外の部分の単結晶ＳｉＣ膜または多結晶
ＳｉＣ膜がエッチング除去されることにより、図３に示
すように、スペーサー層となるｐ型のＳｉ層１７がＳｉ
Ｇｅベース層１６上の所定の位置に形成されるととも
に、ＳｉＣエミッタ層１８がＳｉ層１７上に形成され
る。
【００１８】その後、絶縁膜１９がｐ型シリコン基板１
１の全面に形成されたのち、所定の部分の絶縁膜１９が
エッチング除去されることにより、図４に示すように、
ベース用アルミ電極２２とＳｉＧｅベース層１６との電
気的接触用の第１の開口３１と、エミッタ用アルミ電極
２３とＳｉＣエミッタ層１８との電気的接触用の第２の
開口３２と、コレクタ用アルミ電極２４とｎ型シリコン
エピタキシャル層１３との電気的接触用の第３の開口
（不図示）とが、形成される。続いて、アルミがｐ型シ
リコン基板１１の全面に蒸着されたのちパターニングさ
れることにより、図５に示すように、ベース用アルミ電
極２２，エミッタ用アルミ電極２３およびコレクタ用ア
ルミ電極２４（図１参照）が形成される。
１の全面に形成されたのち、所定の部分の絶縁膜１９が
エッチング除去されることにより、図４に示すように、
ベース用アルミ電極２２とＳｉＧｅベース層１６との電
気的接触用の第１の開口３１と、エミッタ用アルミ電極
２３とＳｉＣエミッタ層１８との電気的接触用の第２の
開口３２と、コレクタ用アルミ電極２４とｎ型シリコン
エピタキシャル層１３との電気的接触用の第３の開口
（不図示）とが、形成される。続いて、アルミがｐ型シ
リコン基板１１の全面に蒸着されたのちパターニングさ
れることにより、図５に示すように、ベース用アルミ電
極２２，エミッタ用アルミ電極２３およびコレクタ用ア
ルミ電極２４（図１参照）が形成される。
【００１９】以上のようにして製造されたヘテロ接合バ
イポーラトランジスタ１０では、格子不整合による結晶
欠陥および応力による結晶歪みを低減することができる
ため、ベース再結合電流の抑制により、従来のＳｉＧｅ
ベース層上にＳｉＣエミッタ層を直接形成する場合に比
べて電流増幅率を約３倍にすることができた。また、従
来の酸化シリコン膜または窒化シリコン膜を挿入する方
法と比較すると、エミッタ抵抗が増加せず、また、Ｓｉ
Ｃをエピタキシャル成長することができるという利点が
ある。
イポーラトランジスタ１０では、格子不整合による結晶
欠陥および応力による結晶歪みを低減することができる
ため、ベース再結合電流の抑制により、従来のＳｉＧｅ
ベース層上にＳｉＣエミッタ層を直接形成する場合に比
べて電流増幅率を約３倍にすることができた。また、従
来の酸化シリコン膜または窒化シリコン膜を挿入する方
法と比較すると、エミッタ抵抗が増加せず、また、Ｓｉ
Ｃをエピタキシャル成長することができるという利点が
ある。
【００２０】次に、本発明のヘテロ接合バイポーラトラ
ンジスタの第２の実施例について、図６を参照して説明
する。
ンジスタの第２の実施例について、図６を参照して説明
する。
【００２１】本実施例のヘテロ接合バイポーラトランジ
スタでは、応力による結晶歪みをさらに低減するため
に、図６に示すように、ＳｉＧｅベース層側からＳｉＣ
エミッタ層側に向けてＣの組成比が０％から５０％に変
化するＳｉＣ混晶層が、スペーサ層として、ＳｉＧｅベ
ース層とＳｉＣエミッタ層との間に形成される。このよ
うなスペーサ層の製造方法としては、スペーサ層となる
ＳｉＣ混晶層のエピタキシャル成長の際に、Ｃのソース
ガス（たとえば、Ｃ2Ｈ2ガス）の流量を変化させること
により、Ｃの組成比を増加させる方法を用いることがで
きる。
スタでは、応力による結晶歪みをさらに低減するため
に、図６に示すように、ＳｉＧｅベース層側からＳｉＣ
エミッタ層側に向けてＣの組成比が０％から５０％に変
化するＳｉＣ混晶層が、スペーサ層として、ＳｉＧｅベ
ース層とＳｉＣエミッタ層との間に形成される。このよ
うなスペーサ層の製造方法としては、スペーサ層となる
ＳｉＣ混晶層のエピタキシャル成長の際に、Ｃのソース
ガス（たとえば、Ｃ2Ｈ2ガス）の流量を変化させること
により、Ｃの組成比を増加させる方法を用いることがで
きる。
【００２２】本実施例のヘテロ接合バイポーラトランジ
スタでは、結晶歪みによる界面再結合準位密度をさらに
低下させることができるため、ベース再結合電流の抑制
により、上述した第１の実施例のヘテロ接合バイポーラ
トランジスタ１０に比べて電流増幅率を約１．５倍にす
ることができた。
スタでは、結晶歪みによる界面再結合準位密度をさらに
低下させることができるため、ベース再結合電流の抑制
により、上述した第１の実施例のヘテロ接合バイポーラ
トランジスタ１０に比べて電流増幅率を約１．５倍にす
ることができた。
【００２３】
【発明の効果】本発明は、上述のとおり構成されている
ので、次の効果を奏する。
ので、次の効果を奏する。
【００２４】格子不整合を緩和する単結晶層をスペーサ
層としてＳｉＧｅベース層とＳｉＣエミッタ層との間に
形成することにより、格子不整合による結晶欠陥および
応力による結晶歪みを低減することができるため、ベー
ス再結合電流を抑制して、十分な電流増幅率を得ること
ができる。これにより、ナローバンドギャップ・ベース
とワイドバンド・エミッタの特徴を同時に生かした高性
能のヘテロ接合型バイポーラトランジスタを実現するこ
とができる。
層としてＳｉＧｅベース層とＳｉＣエミッタ層との間に
形成することにより、格子不整合による結晶欠陥および
応力による結晶歪みを低減することができるため、ベー
ス再結合電流を抑制して、十分な電流増幅率を得ること
ができる。これにより、ナローバンドギャップ・ベース
とワイドバンド・エミッタの特徴を同時に生かした高性
能のヘテロ接合型バイポーラトランジスタを実現するこ
とができる。
【図１】本発明のヘテロ接合バイポーラトランジスタの
第１の実施例の縦構造を示す断面図である。
第１の実施例の縦構造を示す断面図である。
【図２】図１に示したヘテロ接合バイポーラトランジス
タの製造方法を説明するための断面図である。
タの製造方法を説明するための断面図である。
【図３】図１に示したヘテロ接合バイポーラトランジス
タの製造方法を説明するための断面図である。
タの製造方法を説明するための断面図である。
【図４】図１に示したヘテロ接合バイポーラトランジス
タの製造方法を説明するための断面図である。
タの製造方法を説明するための断面図である。
【図５】図１に示したヘテロ接合バイポーラトランジス
タの製造方法を説明するための断面図である。
タの製造方法を説明するための断面図である。
【図６】本発明のヘテロ接合バイポーラトランジスタの
第２の実施例を説明するためのＣの組成比の変化を示す
グラフである。
第２の実施例を説明するためのＣの組成比の変化を示す
グラフである。
【図７】ベースとしてＳｉＧｅ層を用いるとともにエミ
ッタとしてＳｉＣ層を用いた従来のヘテロ接合バイポー
ラトランジスタの縦構造を示す断面図である。
ッタとしてＳｉＣ層を用いた従来のヘテロ接合バイポー
ラトランジスタの縦構造を示す断面図である。
【図８】特開平２−１９６４３２号公報で提案されてい
るヘテロ接合バイポーラトランジスタの縦構造を示す断
面図である。
るヘテロ接合バイポーラトランジスタの縦構造を示す断
面図である。
１０ ヘテロ接合バイポーラトランジスタ １１ ｐ型シリコン基板 １２ ｎ+ 型低抵抗領域 １３ ｎ型シリコンエピタキシャル層 １４ 素子分離領域 １５ 層間絶縁膜 １６ ＳｉＧｅベース層 １７ Ｓｉ層 １８ ＳｉＣエミッタ層 １９ 絶縁膜 ２２ ベース用アルミ電極 ２３ エミッタ用アルミ電極 ２４ コレクタ用アルミ電極 ３１ 第１の開口 ３２ 第２の開口
Claims (9)
- 【請求項１】 ＳｉＧｅベース層とＳｉＣエミッタ層と
を含むヘテロ接合バイポーラトランジスタにおいて、 前記ＳｉＧｅベース層と前記ＳｉＣエミッタ層との間に
形成された、ＳｉＧｅの格子定数とＳｉＣの格子定数と
の間の格子定数をもつ単結晶層を含むことを特徴とする
ヘテロ接合バイポーラトランジスタ。 - 【請求項２】 前記単結晶層がＳｉ層であることを特徴
とする請求項１記載のヘテロ接合バイポーラトランジス
タ。 - 【請求項３】 前記単結晶層の厚さが臨界膜厚以下であ
ることを特徴とする請求項１または請求項２記載のヘテ
ロ接合バイポーラトランジスタ。 - 【請求項４】 前記単結晶層の導電型が、前記ＳｉＧｅ
ベース層の導電型と同じであることを特徴とする請求項
１乃至請求項３いずれかに記載のヘテロ接合バイポーラ
トランジスタ。 - 【請求項５】 前記単結晶層の導電型が、前記ＳｉＧｅ
ベース層の導電型と異なることを特徴とする請求項１乃
至請求項３いずれかに記載のヘテロ接合バイポーラトラ
ンジスタ。 - 【請求項６】 前記単結晶層が、前記ＳｉＧｅベース層
から前記ＳｉＣエミッタ層に向かってＣ組成比が０％か
ら５０％に変化するＳｉＣ混晶層であることを特徴とす
る請求項１記載のヘテロ接合バイポーラトランジスタ。 - 【請求項７】 前記単結晶層の厚さが臨界膜厚以下であ
ることを特徴とする請求項６記載のヘテロ接合バイポー
ラトランジスタ。 - 【請求項８】 前記単結晶層の導電型が、前記ＳｉＧｅ
ベース層の導電型と同じであることを特徴とする請求項
６または請求項７記載のヘテロ接合バイポーラトランジ
スタ。 - 【請求項９】 前記単結晶層の導電型が、前記ＳｉＧｅ
ベース層の導電型と異なることを特徴とする請求項６ま
たは請求項７記載のヘテロ接合バイポーラトランジス
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319468A JP2611640B2 (ja) | 1993-12-20 | 1993-12-20 | ヘテロ接合バイポーラトランジスタ |
| US08/352,053 US5557118A (en) | 1993-12-20 | 1994-11-30 | Hetero-junction type bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319468A JP2611640B2 (ja) | 1993-12-20 | 1993-12-20 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176541A JPH07176541A (ja) | 1995-07-14 |
| JP2611640B2 true JP2611640B2 (ja) | 1997-05-21 |
Family
ID=18110543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319468A Expired - Fee Related JP2611640B2 (ja) | 1993-12-20 | 1993-12-20 | ヘテロ接合バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5557118A (ja) |
| JP (1) | JP2611640B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19755979A1 (de) | 1996-12-09 | 1999-06-10 | Inst Halbleiterphysik Gmbh | Silizium-Germanium-Heterobipolartransistor |
| US6800881B2 (en) * | 1996-12-09 | 2004-10-05 | Ihp Gmbh-Innovations For High Performance Microelectronics/Institut Fur Innovative Mikroelektronik | Silicon-germanium hetero bipolar transistor with T-shaped implantation layer between emitter and emitter contact area |
| DE19652423A1 (de) * | 1996-12-09 | 1998-06-10 | Inst Halbleiterphysik Gmbh | Silizium-Germanium-Heterobipolartransistor und Verfahren zur Herstellung der epitaktischen Einzelschichten eines derartigen Transistors |
| DE10005405A1 (de) * | 2000-02-04 | 2001-08-09 | Inst Halbleiterphysik Gmbh | Schichtstapel für pnp-Heterobipolar-Transistor |
| US6316795B1 (en) * | 2000-04-03 | 2001-11-13 | Hrl Laboratories, Llc | Silicon-carbon emitter for silicon-germanium heterojunction bipolar transistors |
| US6410396B1 (en) | 2000-04-26 | 2002-06-25 | Mississippi State University | Silicon carbide: germanium (SiC:Ge) heterojunction bipolar transistor; a new semiconductor transistor for high-speed, high-power applications |
| KR100358307B1 (ko) * | 2001-01-10 | 2002-10-25 | 주식회사 케이이씨 | 이종접합 바이폴라 소자 |
| KR100361697B1 (ko) * | 2001-01-10 | 2002-11-23 | 주식회사 케이이씨 | 이종접합 바이폴라 소자 및 그 제조방법 |
| JP2002252233A (ja) * | 2001-02-22 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| AU2002305733A1 (en) * | 2001-05-30 | 2002-12-09 | Asm America, Inc | Low temperature load and bake |
| US6870204B2 (en) | 2001-11-21 | 2005-03-22 | Astralux, Inc. | Heterojunction bipolar transistor containing at least one silicon carbide layer |
| US6670654B2 (en) | 2002-01-09 | 2003-12-30 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor with carbon incorporation |
| US6764918B2 (en) * | 2002-12-02 | 2004-07-20 | Semiconductor Components Industries, L.L.C. | Structure and method of making a high performance semiconductor device having a narrow doping profile |
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| US7789965B2 (en) | 2006-09-19 | 2010-09-07 | Asm Japan K.K. | Method of cleaning UV irradiation chamber |
| US20080289650A1 (en) * | 2007-05-24 | 2008-11-27 | Asm America, Inc. | Low-temperature cleaning of native oxide |
| US7759199B2 (en) | 2007-09-19 | 2010-07-20 | Asm America, Inc. | Stressor for engineered strain on channel |
| US7871937B2 (en) | 2008-05-16 | 2011-01-18 | Asm America, Inc. | Process and apparatus for treating wafers |
| US8367528B2 (en) | 2009-11-17 | 2013-02-05 | Asm America, Inc. | Cyclical epitaxial deposition and etch |
| EP2372754B1 (en) * | 2010-04-01 | 2018-03-14 | Nxp B.V. | Spacer formation in the fabrication of planar bipolar transistors |
| DE102010046088A1 (de) | 2010-09-20 | 2012-03-22 | Osram Opto Semiconductors Gmbh | Gehäuse und Verfahren zum Herstellen eines Gehäuses |
| US9885123B2 (en) | 2011-03-16 | 2018-02-06 | Asm America, Inc. | Rapid bake of semiconductor substrate with upper linear heating elements perpendicular to horizontal gas flow |
| US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
| CN102412286B (zh) * | 2011-11-03 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 一种高速锗硅hbt器件结构及其制造方法 |
| TWI755694B (zh) * | 2020-03-12 | 2022-02-21 | 力晶積成電子製造股份有限公司 | 半導體元件及其製造方法 |
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|---|---|---|---|---|
| JPH02196432A (ja) * | 1989-01-25 | 1990-08-03 | Hitachi Ltd | Ｓｉヘテロ接合バイポーラトランジスタ |
| JP2860138B2 (ja) * | 1989-03-29 | 1999-02-24 | キヤノン株式会社 | 半導体装置およびこれを用いた光電変換装置 |
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-
1993
- 1993-12-20 JP JP5319468A patent/JP2611640B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-30 US US08/352,053 patent/US5557118A/en not_active Expired - Fee Related
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| US5557118A (en) | 1996-09-17 |
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