JPH0774181A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【構成】 ｐ型のSi基板(1) ／コレクタ埋込層(2) ／コ
レクタ層(3) を順次エピタキシャル成長させ、ベース領
域にSiGeからなるベース層(8) ／エミッタ層(9)／p-Si
層(10)とを順次堆積する。次いでp-Si層(10)上に部分的
にｎ⁺ ポリシリコンからなるエミッタ電極層(12)を形成
してバイポーラトランジスタとする。この構造でエミッ
タ電極層(12)がない領域でのエミッタ層(9) は全て空乏
化する。従ってこの領域にはエミッタ電極層(12)からの
キャリアの注入は無いので、実効的なエミッタの大きさ
はエミッタ電極層(12)により決定され、合わせ余裕等の
必要がないことから微細化が達成できることになる。 【効果】 エピタキシャル成長によりエミッタ層を形成
する場合でも、エミッタ層の合わせ余裕を考慮すること
なく素子の微細化が可能な構造を有する半導体装置を得
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置，特にエピタ
キシャル層をベースに用いたバイポーラトランジスタに
関する。

【０００２】

【従来の技術】従来の高速バイポーラトランジスタは主
として二重拡散法により形成されている。すなわちコレ
クタ層となる第１導電型（例えばｎ型）の半導体基板に
第２導電型（例えばｐ型）のベース層をイオン注入法，
拡散法で選択的に形成し、そのベース層中に同様にイオ
ン注入法，拡散法で第１導電型（ｎ）のエミッタ層を選
択的に形成している。

【０００３】例えば電極を兼ねた高濃度のｎ型ポリシリ
コンからの拡散によってエミッタ層を形成することで、
エミッタに合わせ余裕を考慮する必要がないので微細化
に適した構成といえる。

【０００４】一方高速化を考慮した場合、ベース層中の
電子走行時間を短縮するためにベース層を薄くする必要
が有る。またベース層を薄くするとパンチスルー耐圧を
確保するため、ベース層中の不純物濃度を高くする必要
がある。

【０００５】前述の二重拡散法では必然的にエミッタ層
の不純物濃度の方が高くなるので、エミッタ・ベース間
の耐圧の確保，トンネル電流の抑制のために、ベース層
中の不純物濃度を余り高くすることはできない。その値
は約10¹⁹cm^-3であり、ベース層厚は50nm程度となる。従
って遮断周波数は約50GHz 程度が限界であった。

【０００６】これに対し、不純物をドーピングした半導
体膜をコレクタ層となる半導体基板上に結晶成長させる
方法でベース層厚の低減が検討されている。更にこのベ
ース層上にベース層より禁止帯幅の大きいエミッタ層を
エピタキシャル成長させ、ヘテロ接合を形成することも
検討されている。

【０００７】エミッタ層の方がベース層より禁止帯幅が
大きい構成では、エミッタ層の濃度を低減しても十分な
注入効率を確保することができる。従って従来の二重拡
散法に比べてベース層の不純物濃度を十分高くすること
が可能になり、より高い遮断周波数を得ることができ
る。

【０００８】しかしながら素子の微細化を考えた場合問
題が残る。すなわちベース層，エミッタ層を選択成長さ
せる場合は、エッジ部分の結晶欠陥が除去し切れないた
め、全面にベース層，エミッタ層を成長させ、メサエッ
チングによりエミッタ領域を形成することになる。この
場合はエミッタ電極との合わせ余裕を見込んだ領域幅を
確保しなければならないので、微細化が困難となる。

【０００９】

【発明が解決しようとする課題】この様にエピタキシャ
ル成長を用いたバイポーラトランジスタの場合、自己整
合的にエミッタ層を形成することができないので、微細
化が困難であるという問題があった。

【００１０】本発明は以上の点を考慮してなされたもの
であり、エピタキシャル成長によりヘテロ接合を形成す
る場合でも、エミッタ層の合わせ余裕を考慮することな
く素子の微細化が可能な構造を有する半導体装置の提供
を目的とする。

【００１１】

【課題を解決するための手段】本発明は、第１導電型
（ｎ型）の第１の半導体層（コレクタ層）と；この第１
の半導体層上に形成された第２導電型（ｐ型）の第２の
半導体層（ベース層）と；この第２導電型の半導体層上
に形成された第１導電型の第３の半導体層（エミッタ
層）と；この第１導電型の第３の半導体層上に部分的に
形成された高不純物濃度の第１導電型の第４の半導体層
（エミッタ電極層）と；前記第４の半導体層の形成され
ていない領域の第３の半導体層上に形成された第２導電
型の第５の半導体層（ｐ型層）とを具備し、前記領域で
第５の半導体層が形成されている第３の半導体層は空乏
化していることを特徴とする半導体装置である。この空
乏化はゼロバイアス時に起こっていても良いし、バイア
ス印加時でも良い。

【００１２】この空乏化は第５の半導体層の不純物濃度
と、第３の半導体層（エミッタ層）の不純物濃度及び厚
さを適宜制御することで実現できる。またこの第５の半
導体層は第４の半導体層（エミッタ電極層）と第３の半
導体層（エミッタ層）に介在していてもよい。この場合
でも第４の半導体層（エミッタ電極層）と第３の半導体
層（エミッタ層）との間に電位障壁を生じないようにに
設定することが可能であり、結果として第１，２，３，
５の半導体層を順次積層した構成で、第５の半導体層上
に選択的に第４の半導体層（エミッタ層）を形成するこ
とで本発明の半導体装置を得ることができる。

【００１３】

【作用】この構成によれば、第５の半導体層（ｐ型層）
の存在により第４の半導体層（エミッタ電極層）の形成
されていない領域は空乏化しているので、実質的に第４
の半導体層（エミッタ電極層）が形成されている領域の
みがエミッタ層として働くことになる。従って微細化が
可能となる。

【００１４】またコレクタ層となる基板上に選択的にエ
ピタキシャル成長させた場合に生じるエッジ部分での結
晶欠陥部分をこの空乏層に含ませることで、結晶欠陥に
よる電気的影響を無くすことができる。

【００１５】

【実施例】以下に本発明の実施例を説明する。 （実施例１）ｐ型のSi基板(1) 上に1.5 μｍ厚のｎ⁺ -S
i からなるコレクタ埋込層(2) と、0.6 μｍ厚のn-Siか
らなるコレクタ層(3) を順次エピタキシャル成長させ
る。

【００１６】次にコレクタ層(3) 表面にベース形成領域
及びコレクタコンタクト形成領域を残してLOCOS により
SiO₂ 層(4) を形成し、コレクタコンタクト形成領域に
はコレクタ埋込層(2) へ到達するｎ⁺ -Si のコレクタコ
ンタクト領域(5) をイオン注入により形成する。

【００１７】また同じくイオン注入によりベース形成領
域内の一部にｐ⁺ -Si のベースコンタクト領域(6) を形
成する（図２参照）。次いで絶縁膜として50nmの SiO₂
層(7) を全面に形成し、エッチングによりベース形成領
域のみを開口する（図３参照）。

【００１８】純水で希釈した弗酸処理で前工程で露出し
たベース形成領域表面の自然酸化膜を除去し、超高真空
CVD 法により500 ℃の温度でＢ（硼素）を２×10¹⁹cm^-3
ドープした15nm厚のSi_0.8 Ge_0.2 のp-SiGeからなるベー
ス層(8) と、As（ひ素）を３×10¹⁸cm^-3ドープした30nm
厚のn-Siのエミッタ層(9) と、Ｂを２×10¹⁹cm^-3ドープ
した２nm厚のp-Si層(10)とを順次堆積する。

【００１９】ここで酸化膜上にはエピタキシャル膜は成
長せず、単結晶Siが露出しているベース形成領域にのみ
選択的に成長する（図４参照）。次いで絶縁膜としてCV
D 法により100 nm厚の SiO₂ 層(11)を全面に形成し、ウ
ェツトエッチング等でエミッタ窓を開口する。

【００２０】続いて650 ℃の条件でLPCVD 法によりリン
ドープのｎ⁺ ポリシリコンを形成してエミッタ窓を埋
め、パターンニングによりエミッタ電極層(12)とした。
なお電子濃度は３×10²⁰cm^-3であった（図５参照）。

【００２１】引続き SiO₂ 層(13)を形成して、エミッタ
電極層(12)，ベースコンタクト領域(6) ，コレクタコン
タクト領域(5) に対応する位置に開口部分を形成し、そ
れぞれエミッタ電極(14)，ベース電極(15)，コレクタ電
極(16)を形成してバイポーラトランジスタを得る（図１
参照）。

【００２２】このバイポーラトランジスタのエミッタ電
極層(12)下部のバンドプロファイルを図６に示す。エミ
ッタ・ベース空乏層中に界面準位が存在すると、順方向
バイアス時に空乏層中に電子と正孔が注入されるので、
界面準位を介した再結合で電流利得が低下するという悪
影響があるる。

【００２３】しかし本実施例ではゼロバイアス時にはベ
ース・エミッタ接合から約20nmの幅の空乏層が形成され
エミッタ層(9) には約10nmの中性領域が残る。このため
エミッタ電極層(12)とp-Si層(10)との間に生じる界面準
位は空乏層に含まれず、上述の悪影響が回避できる。

【００２４】エミッタ・ベース接合を流れる正孔電流は
界面再結合速度と界面の正孔濃度の積に比例するが、本
実施例のようにエミッタの禁止帯幅がベースの禁止帯幅
より大きいとエミッタ中の正孔濃度を小さくできるの、
界面再結合による正孔電流を小さくできる。このため高
い電流利得が確保される。

【００２５】また本実施例のようにp-Si層(10)の濃度が
２×10¹⁹cm^-3の場合、厚みが３．５ｎｍ以下程度であれ
ば、エミッタ電極層（１２）とエミッタ層(9) との間に
電位障壁を形成することはない。

【００２６】図７にエミッタ電極層がない領域のバンド
プロファイルを示す。この領域ではp-Si層(10)との界面
からも空乏層が伸びることでエミッタ層(9)は全て空乏
化する。従ってこの領域にはエミッタ電極層(12)からの
キャリアの注入は無い。

【００２７】この様子を図８に模式的に示す。結晶欠陥
領域を包含する空乏層にキャリアは注入されることなく
コレクタ層に到達することになる。このため実効的なエ
ミッタの大きさはエミッタ電極層(12)により決定され、
合わせ余裕等の必要がないことから微細化が達成できる
ことになる。

【００２８】また選択エピタキシャル成長じに生じるエ
ッジ部分の結晶欠陥はこの空乏層に含まれることになる
ため、この結晶欠陥による電気的影響を除外することが
できる。

【００２９】また本実施例の条件であればp-Si層(10)の
厚みが1.5-2.5nm 程度であれば、この効果を達成するこ
とができる。ここで本実施例の効果を得るための条件に
ついて説明する。

【００３０】まず、第３の半導体層の厚みをｄ₃ ，ドナ
ー濃度をＮ₃ 、第４の半導体層の厚みをｄ₄ ，ドナー濃
度をＮ₄ 、第５の半導体層の厚みをｄ₅ ，ドナー濃度を
Ｎ₅とする。

【００３１】第２の半導体層のドーピング濃度が第３の
半導体層のドーピング濃度より大きいと仮定すれば、
(i) 第４の半導体層と第５の半導体層の界面準位がエミ
ッタ・ベースの空乏層に入らない条件と、(ii)第４の半
導体層がない領域で第３の半導体層が空乏化する条件よ
り、

【００３２】

【数１】 [(２εＶ_bi)/（ｑＮ₃ )]^1/2 ＜ｄ₃ ＜２[(２εＶ_bi)/( ｑＮ₃ )]^1/2 となる。ここでεは半導体の誘電率，ｑは電気素量，Ｖ
_biは接合の拡散電位（Siの場合約１Ｖである）である。
更に第４の半導体層がない領域で第３の半導体層と第５
の半導体層が空乏化するためには、

【００３３】

【数２】 ｄ₃ −（ｄ₅ Ｎ₅ ／Ｎ₃ ）＜（２εＶ_bi)/( ｑＮ₃ )]^1/2 となる。また第４の半導体層と第３の半導体層の間で第
５の半導体層が電位障壁を作らないためには、

【００３４】

【数３】 ｄ₅ ＜［（２ε／ｑ）・（Ｖ_T ／Ｎ₅ ）・ｌｎ（Ｎ₄ ／Ｎ₃ ）］^1/2 となる。ここでＶ_T は熱電位で室温では約26mVである。
バイポーラトランジスタとして望ましいエミッタ濃度は
５×10¹⁷cm^-3から１×10¹⁹cm^-3程度の範囲である。例え
ばＮ₄ ＝１×10²⁰cm^-3として［数１］を満たすように

【００３５】

【数４】ｄ3 ＝1.2 ×[(２εＶ_bi)/（ｑＮ₃ )]^1/2 とすれば、［数２］，［数３］よりｄ₅ とＮ₅ の関係と
して図11に示す関係が得られる。

【００３６】この様に［数１］から［数３］の条件を満
たすように設計すれば本実施例の効果を得ることができ
る。 （実施例２）実施例１ではベースコンタクト領域(6) を
形成してベース電極の引き出しを行ったが、ポリシリコ
ンを用いてベース電極の引き出しを行う構成も用いるこ
とができる。この構成を図９に示す。

【００３７】図９に示すようにベース形成領域の開口部
分近傍の酸化膜(21)上にはＢドープのｐ型ポリシリコン
層(22)が形成され、単結晶Si露出部と連続してこのポリ
シリコン層(22)上にもベース層を成長させる。

【００３８】単結晶Si上では単結晶膜が成長し、ポリシ
リコン層上では多結晶膜が成長することになる。多結晶
部分をそのままベース層にコンタクトするベース電極層
(23)として使用することができる。

【００３９】なお本実施例では単結晶膜と多結晶膜との
境界に生じる結晶欠陥の影響を除くため、コレクタ層
(3) 表面のその境界部分に位置する領域にｐ⁺ 層(24)を
形成している。

【００４０】このｐ⁺ 層(24)の形成は酸化膜(21)を形成
する前に作り込んでおいてもよいし、酸化膜(21)上にＢ
ドープのｐ型ポリシリコン層(22)を成膜しパターンニン
グした後に、水素含有雰囲気中，例えば10％Ｈ₂ 含有の
Ｎ₂ 雰囲気中で熱処理を行うことで、ポリシリコン層か
ら酸化膜を介して下部のSi基板表面，すなわちＮ型のSi
膜中にＢの拡散を行い、開口部分の周縁部分にｐ⁺ 層(2
4)を形成することもできる。通常Ｂは酸化膜中を拡散し
ないが、水素，フッ素の介在により酸化膜を介しての拡
散が可能になる。例えば3500A のポリシリコンの膜厚で
BF₂ のイオン注入を1E16cm^-2行ってｐ型ポリシリコン層
とした場合、900 ℃，60min の熱拡散でSi基板の表面か
ら500 Ａの深さに接合を形成することができる。

【００４１】この方法によれば、このSi基板の露出面と
ｐ⁺ 層(24)は自己整合的に形成できるので、位置合わせ
マージンをとる必要がないため、横方向の素子サイズの
縮小が可能となる。

【００４２】後は実施例１と同様にしてエミッタ層など
を形成し、図１０に示すようなバイポーラトランジスタ
を得る。また実施例２においてｐ⁺ 層(24)の形成に酸化
膜(21)としてＢドープの SiO₂を用いこれを拡散源とし
て用いることも可能である。

【００４３】以上の実施例ではSiGeエピタキシャル層を
ベース層として用いたが、半導体としてSiその他の半導
体を使用しても良いことはもちろんであり、更に必要に
応じ各層を複数の層構成としても良い。また各層間に遷
移領域を設けることも可能である。

【００４４】

【発明の効果】以上説明したように本発明によれば、エ
ピタキシャル成長によりエミッタ層を形成する場合で
も、エミッタ層の合わせ余裕を考慮することなく素子の
微細化が可能な構造を有する半導体装置を得ることがで
きる。

【図面の簡単な説明】

【図１】 本発明の実施例半導体装置の構成を示す概略
断面図

【図２】 本発明の実施例を説明する工程図

【図３】 本発明の実施例を説明する工程図

【図４】 本発明の実施例を説明する工程図

【図５】 本発明の実施例を説明する工程図

【図６】 本発明の実施例装置のバンドプロファイルを
示す図

【図７】 本発明の実施例装置のバンドプロファイルを
示す図

【図８】 本発明の実施例装置のキャリアの流れを示す
模式図

【図９】 本発明の実施例を説明する工程図

【図１０】本発明の実施例半導体装置の構成を示す概略
断面図

【図１１】本発明の実施例のパラメータの関係を示す図

【符号の説明】

Si基板 １ コレクタ埋込層 ２ コレクタ層 ３ SiO₂ 層 ４，７，１１，１３ コレクタコンタクト領域 ５ ベースコンタクト領域 ６ ベース層 ８ エミッタ層 ９ p-Si層 １０ エミッタ電極層 １２ エミッタ電極 １４ ベース電極 １５ コレクタ電極 １６ 酸化膜 ２１ ｐ型ポリシリコン層 ２２ ベース電極層 ２３ ｐ⁺ 層 ２４

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１導電型の第１の半導体層と；この第１
   の半導体層上に形成された第２導電型の第２の半導体層
   と；この第２導電型の半導体層上に形成された第１導電
   型の第３の半導体層と；この第１導電型の第３の半導体
   層上に部分的に形成された高不純物濃度の第１導電型の
   第４の半導体層と；前記第４の半導体層の形成されてい
   ない領域の第３の半導体層上に形成された第２導電型の
   第５の半導体層とを具備し、前記領域で第５の半導体層
   が形成された領域の第３の半導体層は空乏化しているこ
   とを特徴とする半導体装置。