JP4075218B2 - ヘテロ接合型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合型半導体装置、特に接合リーク電流の低減に関する。
【０００２】
【従来の技術】
従来より、半導体装置のＯＮ電圧の低下や耐圧の向上を図るべく、種々の改良がなされている。
【０００３】
例えば、特開平８−３７２９４号公報には、第１導電型ｐ＋の第１の半導体層と、前記第１の半導体層に隣接し、第１の半導体層より大きい（広い）バンドギャップを有する第２導電型ｎ−の第２の半導体層とからなるｐｎ接合を有する半導体装置、具体的にはＩＧＢＴ（Insulated Gate Bipolar Transistor）が開示されている。第１の半導体層よりも第２の半導体層のバンドギャップが大きいので、第１の半導体層より注入されるキャリア（正孔）の障壁が小さくなり、オン電圧を低く抑えるともに、第２の半導体層のバンドギャップが大きいので、漏れ電流を小さくできるとしている。
【０００４】
また、上記公報には、第１導電形ｐ＋の第１の半導体層上に、第１の半導体で形成されたｎ層を形成してｐｎ接合部とし、さらにその上に第２半導体で形成されたｎ−層を形成してヘテロ接合部とするＩＧＢＴも開示されている。第１の半導体で形成されたｎ層の存在により、空乏層がｐ＋層に達してパンチスルーするのを防止し、耐圧を向上できるとしている。第１の半導体はゲルマニウム、第２の半導体はシリコンなどで形成している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、第１の半導体で形成されたｐ＋層上に第１の半導体で形成されたｎ層を設けることでｐｎ接合部を形成しており、バンドギャップの小さい（イントリンシックキャリア密度が大きい）第１の半導体内にｐｎ接合部が存在するため、同一電界強度でのリーク電流が大きいという問題があった。
【０００６】
本発明は上記従来技術の有する課題に鑑みなされたものであり、その目的は、接合リーク電流を低減させたヘテロ接合型半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１導電型の第１半導体層と、前記第１半導体層に接合する、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第２半導体層に接合する、第２導電型の第３半導体層とを有し、前記第１半導体層と第２半導体層との界面でヘテロ接合が形成され、前記第２半導体層と第３半導体層との界面でｐｎ接合が形成され、前記第１半導体層のバンドギャップは前記第２半導体層のバンドギャップよりも小さく、前記ｐｎ接合はホモ接合であり、前記第１半導体層と前記第２半導体層はアノードｐ層であって前記第１半導体層と前記第２半導体層がそれぞれＧｅとＳｉ、ＳｉＧｅとＳｉ、ＳｉとＧａＮ、ＳｉとＧａＡｓ、ＳｉとＳｉＣのいずれかのダイオードであることを特徴とする。ヘテロ接合部とｐｎ接合部を分離することで、ヘテロ接合界面の準位密度ばらつきが特性に与える影響を低減することができる。また、ヘテロ接合構造とすることで、注入されるキャリアの障壁を小さくし、低ＯＮ電圧を得ることができる。第１半導体層よりも不純物濃度の低い第２半導体層を設けることで、ｐｎ接合部の電位障壁を小さくすることができる。そして、ｐｎ接合部を第１半導体層よりもバンドギャップの大きな第２半導体層及び第３半導体層で形成することで、最大破壊電界を増大させ高耐圧を得ることができる。前記ｐｎ接合はホモ接合であることが好適である。ホモ接合ではほとんど格子不整合がないからである。
【００１０】
また、本発明は、第１導電型の第１半導体層と、前記第１半導体層に接合する、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第２半導体層に接合する、第２導電型の第３半導体層とを有し、前記第１半導体層と第２半導体層との界面でヘテロ接合が形成され、前記第２半導体層と第３半導体層との界面でｐｎ接合が形成され、前記第１半導体層のバンドギャップは前記第２半導体層のバンドギャップよりも小さく、前記ｐｎ接合はホモ接合であり、前記第１半導体層と前記第２半導体層はコレクタｐ層であって前記第１半導体層と前記第２半導体層がそれぞれＧｅとＳｉ、ＳｉＧｅとＳｉ、ＳｉとＧａＮ、ＳｉとＧａＡｓ、ＳｉとＳｉＣのいずれかの絶縁ゲートバイポーラトランジスタであることを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態について説明する。
【００１２】
図１には、本発明をヘテロ接合ダイオードに適用した場合の構成が示されている。ｎ＋カソード領域１０上にｎ−カソード領域１２が設けられ、ｎ−カソード領域１２上にｐ−アノード領域１４が設けられる。ｐ−アノード領域１４上にはｐ＋アノード領域１６が設けられる。そして、ｎ＋カソード領域１０にはカソード電極１８が接続され、ｐ＋アノード領域１６にはアノード電極２０が接続される。ｐ＋アノード領域１６は第１導電型（ここではｐ型）の第１半導体層に相当し、ｐ−アノード領域１４は第１導電型の第２半導体層に相当し、ｎ−カソード領域１２は第２導電型（ここではｎ型）の第３半導体層に相当する。
【００１３】
ここで、ｐ＋アノード領域１６はＧｅなどで形成され、また、ｐ−アノード領域１４、ｎ−アノード領域１２、ｎ＋カソード領域１０はＳｉなどで形成される。すなわち、ｐ＋アノード領域１６はカソード領域よりもバンドギャップの小さい半導体材料で形成され、ｐ＋アノード領域１６とｐ−アノード領域１４の界面にヘテロ接合部が形成される。
【００１４】
一方、ｐ＋アノード領域１６に隣接してｐ−アノード領域１４が形成され、このｐ−アノード領域にｎ−カソード領域１２が形成されているため、ｐｎ接合部はヘテロ接合部ではなく、それ以外の場所、すなわち、ｐ＋アノード領域１６よりもバンドギャップの大きいｐ−アノード領域１４とｎ−カソード領域１２との界面に形成されている。
【００１５】
このように、ｐｎ接合部がｐ＋アノード領域１６とｎ−カソード領域１２との界面に形成されるのではなく、ｐ＋アノード領域１６よりも不純物濃度の低いｐ−アノード領域１４を設け、このｐ−アノード領域１４とｎ−カソード領域１２との界面に形成することで、ｐｎ接合部の電位差（Ｖｂｉ）を小さくすることができる。
【００１６】
また、ｐｎ接合部が従来のようにバンドギャップの小さい半導体に形成されるのではなく、バンドギャップの大きいＳｉ同士の界面に形成されているため、最大破壊電界が高くなり高耐圧化できる。
【００１７】
さらに、ｐｎ接合部がホモ接合であるｐ−アノード領域（Ｓｉ）１４とｎ−カソード領域（Ｓｉ）１２との界面に形成されているため、ヘテロ接合部に形成する場合に比べて格子整合が良く、逆バイアス時の接合リーク電流が低減されて高耐圧化を図ることができる。
【００１８】
図２には、図１に示されたヘテロ接合型ダイオードの製造方法が示されている。ｎ＋Ｓｉ基板１０上に順次、ｎ−カソード領域１２及びｐ−アノード領域１４をエピタキシャル成長させる（Ａ）。次に、ｐ−アノード領域１４の表面にＧｅのｐ＋アノード領域１６をヘテロエピタキシャル成長させる（Ｂ）。そして、スパッタリング法を用いてｐ＋アノード領域１６上にアノード電極２０を例えばＡｌで形成し（Ｃ）、さらにスパッタリング法を用いてカソード電極１８を例えばＴｉ／Ｎｉ／Ａｕで形成する（Ｄ）。ｎ−Ｓｉ基板上にｎ＋カソード領域を拡散で形成し、カソード領域とすることも可能である。
【００１９】
このように、本実施形態では、ヘテロ接合部とｐｎ接合部を分離し、ヘテロ構造により順方向電圧を低減させるとともに、ｐｎ接合部をバンドギャップの大きい半導体材料のホモ接合部に形成したので、ｐｎ接合部での界面準位密度のばらつきが少なく、耐圧を向上させることが可能となる。
【００２０】
なお、本実施形態では、ｐ＋アノード領域１６をＧｅ、ｐ−アノード領域１４及びカソード領域１０、１２をＳｉで形成したが、他の材料を用いることも可能であり、その際、ヘテロ接合のアノード側、すなわち陽極側にバンドギャップの小さい材料を用い、ヘテロ接合のカソード側にバンドギャップの大きい材料を用い、バンドギャップの大きい材料の中でｐｎ接合を形成すればよい。ｐ＋アノード領域１６／ｐ−アノード領域１４／ｎ−カソード領域１２の組み合わせを例示すると、例えば以下のようになる。
【００２１】
ｐ＋アノード領域１６／ｐ−アノード領域１４／ｎ−カソード領域１２
＝Ｇｅ／Ｓｉ／Ｓｉ（本実施形態の構成）、ＳｉＧｅ／Ｓｉ／Ｓｉ、Ｓｉ／ＧａＮ／ＧａＮ、Ｓｉ／ＧａＡｓ／ＧａＡｓ、Ｓｉ／ＳｉＣ／ＳｉＣ。
【００２２】
以上はｐｎ接合部をホモ接合とした場合の例であるが、ｐｎ接合部をヘテロ接合とした場合でも、Ｇｅ／Ｓｉの場合よりも格子整合を改善することが可能である。このような例としては、例えば、
ｐ＋アノード領域１６／ｐ−アノード領域１４／ｎ−カソード領域１２
＝Ｇｅ／ＳｉＧｅ／Ｓｉ等がある。
【００２３】
また、本実施形態において、ｐ＋アノード領域１６は単結晶の他、多結晶、あるいはアモルファスとすることもできる。
【００２４】
図３には、本発明をＩＧＢＴに適用した場合の構成が示されている。ｐ＋コレクタ領域２２上にｐ＋コレクタ領域２２よりも不純物濃度の低いｐ−コレクタ領域２３が形成され、ｐ−コレクタ領域２３上にｎ−ドリフト領域２４が形成される。ｎ−ドリフト領域２４上にはｐベース領域２６が形成され、ｐベース領域２６内には、エミッタ側にｎ＋エミッタ領域２８が形成される。また、ｐベース領域２６を挟むようにその両側にはゲート酸化膜３０を介してトレンチ型のゲート電極３２が形成されている。ｐベース領域２６内のｎ＋エミッタ領域２８にはエミッタ電極３６が接続され、またｐ＋コレクタ領域２２にはコレクタ電極３８が接続される。なお、エミッタ電極３６とゲート電極３２間はシリコン酸化膜３４で絶縁されている。
【００２５】
ｐ＋コレクタ領域２２は第１導電型（ここではｐ型）の第１半導体層に相当し、ｐ−コレクタ領域２３は第１導電型の第２半導体層に相当し、ｎ−ドリフト領域２４は第２導電型（ここではｎ型）の第３半導体層に相当する。
【００２６】
ここで、ｐ＋コレクタ領域２２はＳｉなどで形成され、ｐ−コレクタ領域２３、ｎ−ドリフト領域２４、ｐベース領域２６、ｎ＋エミッタ領域２８はＳｉＣなどで形成される。ｐ＋コレクタ領域２２は、ｎ−ドリフト領域よりもバンドギャップの小さい半導体材料を用いており、キャリアである正孔の障壁を小さくしてＯＮ電圧を低下させることができる。
【００２７】
また、ｐ−コレクタ領域２３を形成することで、ｐ＋コレクタ領域２２とｐ−コレクタ領域２３との界面でヘテロ接合部を形成し、このヘテロ接合部以外の場所、すなわちｐ−コレクタ領域２３とｎ−ドリフト領域２４との界面でｐｎ接合部を形成しているので、ヘテロ接合界面の準位密度及びそのばらつきが特性へ与える影響を小さくできる。さらに、厚いｐ＋コレクタ領域２２と薄いｐ−コレクタ領域２３を形成することによって、低いコレクタ抵抗と低いｐｎ接合電圧を両立することができる。そして、このＩＧＢＴにおいても、ｐｎ接合はｐ＋コレクタ領域２２のＳｉよりもバンドギャップの大きなＳｉＣで形成されているため、高耐圧を得ることができる。
【００２８】
このように、本実施形態のＩＧＢＴでは、ｐ＋コレクタ領域２２とｎ−ドリフト領域２４との間に低濃度のｐ−コレクタ領域２３を設けることで、ヘテロ接合部とｐｎ接合部を分離させるとともに、コレクタ領域の低抵抗化を図ることができる。
【００２９】
図４には、図３に示されたＩＧＢＴの製造方法が示されている。ｐ＋（Ｓｉ）基板（ｐ＋コレクタ領域）２２上にｐ−コレクタ領域（Ｓｉｃ）２３、ｎ−ドリフト領域（ＳｉＣ）２４、及びｐ−べース領域（ＳｉＣ）２６をエピタキシャル成長させる。その後、ｐベース領域２６の表面を熱酸化させ、酸化膜２７を形成する（Ａ）。次に、エミッタ領域を形成するためのレジストマスクをフォトリソグラフィ技術を用いて形成し、このレジストマスクを用いてイオン注入し、拡散させてｎ＋エミッタ領域２８をｐベース領域２６内に形成する（Ｂ）。ｎ＋エミッタ領域２８を形成した後、ＣＶＤ法を用いて表面に酸化膜２９を形成する（Ｃ）。
【００３０】
次に、再びフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを用いて酸化膜２７、２９を順次ドライエッチングして除去する。レジストを除去した後、酸化膜２７、２９をマスクとして用いてＳｉＣをドライエッチング（例えば３μｍ程度）してトレンチ構造を形成する。そして、トレンチの側壁を熱酸化させて酸化膜を形成し、フッ酸にて除去する。さらに、トレンチ側壁をケミカルドライエッチングによりエッチングし、熱酸化させてフッ酸及びエッチングで除去された膜厚分だけ（例えば５０ｎｍ＋５０ｎｍ＝１００ｎｍ程度）のゲート酸化膜３０を形成する（Ｄ）。ゲート酸化膜３０を形成した後、ＣＶＤ法により多結晶Ｓｉでトレンチを埋め、ボロンを拡散してｐ＋型とする。さらに、ドライエッチング法にて酸化膜２９の厚さの半分程度まで全面エッチバックしてゲート電極３２を形成する（Ｅ）。
【００３１】
そして、熱酸化によりゲート電極３２の表面を熱酸化させ、酸化膜２７、２９とほぼ同じ厚さとして酸化膜３４を形成する（Ｆ）。フォトリソグラフィ技術とドライエッチングを用いて酸化膜３４に開口部を形成し（Ｇ）、スパッタリング法を用いてエミッタ電極３６を形成し、フォトリソグラフィ技術、エッチング法を用いて所望の電極形状に加工する。また、スパッタリング法を用いてコレクタ電極３８を形成する（Ｈ）。
【００３２】
なお、ｎ−Ｓｉ基板（ｎ−ドリフト領域）上にｐ−コレクタ領域及びｐ＋コレクタ領域をエピタキシャル成長させ、コレクタ領域とは反対側のｎ−Ｓｉ基板面にｐベース領域、ｎ＋エミッタ領域を順次形成することで製造することも可能である。
【００３３】
また、本実施形態において、ｐ−コレクタ領域２３とｎ−ドリフト領域２４間にｎ＋バッファ層を設けることも可能である。
【００３４】
また、本実施形態ではｐ＋コレクタ領域２２／ｐ−コレクタ領域２３の半導体材料をＳｉ／ＳｉＣで形成しているが、他の半導体材料で形成することも可能である。その条件は、ｐ＋コレクタ領域２２の方がｐ−コレクタ領域２３よりもバンドギャップが小さいことであり、例えばＧｅ／Ｓｉ、ＳｉＧｅ／Ｓｉ、Ｓｉ／ＧａＮ、Ｓｉ／ＧａＡｓを用いることができる。
【００３５】
さらに、本実施形態では第１導電型をｐ型、第２導電型をｎ型としたが、ｐとｎを入れ替えて構成することも可能である。
【００３６】
【発明の効果】
本発明によれば、ヘテロ接合とｐｎ接合を分離させ、かつ、ｐｎ接合をバンドギャップの大きな半導体材料で形成することにより、ヘテロ接合界面における準位密度ばらつきによる影響を低減し、ヘテロ接合でｐｎ接合を形成した場合に生じるリーク電流を抑制することができるとともに、最大破壊電界を大きくして高耐圧を得ることができる。
【００３７】
また、本発明によれば、互いに異なる導電型を有する第１半導体層と第３半導体層を直接接合するのではなく、第１半導体層よりも不純物濃度の低い第２半導体層を介して接合することにより、高耐圧化するとともに抵抗値を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態の構成図である。
【図２】 図１に示されたダイオードの製造方法説明図である。
【図３】 本発明の実施形態の他の構成図である。
【図４】 図３に示されたＩＧＢＴの製造方法説明図である。
【符号の説明】
１０ ｎ＋カソード領域、１２ ｎ−カソード領域、１４ ｐ−アノード領域、１６ ｐ＋アノード領域、１８ カソード電極、２０ アノード電極、２２ ｐ＋コレクタ領域、２３ ｐ−コレクタ領域、２４ ｎ−ドリフト領域、２６ ｐベース領域、２８ ｎ＋エミッタ領域、３０ ゲート酸化膜、３２ ゲート電極、３６ エミッタ電極、３８ コレクタ電極。
【発明の属する技術分野】
本発明は、ヘテロ接合型半導体装置、特に接合リーク電流の低減に関する。
【０００２】
【従来の技術】
従来より、半導体装置のＯＮ電圧の低下や耐圧の向上を図るべく、種々の改良がなされている。
【０００３】
例えば、特開平８−３７２９４号公報には、第１導電型ｐ＋の第１の半導体層と、前記第１の半導体層に隣接し、第１の半導体層より大きい（広い）バンドギャップを有する第２導電型ｎ−の第２の半導体層とからなるｐｎ接合を有する半導体装置、具体的にはＩＧＢＴ（Insulated Gate Bipolar Transistor）が開示されている。第１の半導体層よりも第２の半導体層のバンドギャップが大きいので、第１の半導体層より注入されるキャリア（正孔）の障壁が小さくなり、オン電圧を低く抑えるともに、第２の半導体層のバンドギャップが大きいので、漏れ電流を小さくできるとしている。
【０００４】
また、上記公報には、第１導電形ｐ＋の第１の半導体層上に、第１の半導体で形成されたｎ層を形成してｐｎ接合部とし、さらにその上に第２半導体で形成されたｎ−層を形成してヘテロ接合部とするＩＧＢＴも開示されている。第１の半導体で形成されたｎ層の存在により、空乏層がｐ＋層に達してパンチスルーするのを防止し、耐圧を向上できるとしている。第１の半導体はゲルマニウム、第２の半導体はシリコンなどで形成している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、第１の半導体で形成されたｐ＋層上に第１の半導体で形成されたｎ層を設けることでｐｎ接合部を形成しており、バンドギャップの小さい（イントリンシックキャリア密度が大きい）第１の半導体内にｐｎ接合部が存在するため、同一電界強度でのリーク電流が大きいという問題があった。
【０００６】
本発明は上記従来技術の有する課題に鑑みなされたものであり、その目的は、接合リーク電流を低減させたヘテロ接合型半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１導電型の第１半導体層と、前記第１半導体層に接合する、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第２半導体層に接合する、第２導電型の第３半導体層とを有し、前記第１半導体層と第２半導体層との界面でヘテロ接合が形成され、前記第２半導体層と第３半導体層との界面でｐｎ接合が形成され、前記第１半導体層のバンドギャップは前記第２半導体層のバンドギャップよりも小さく、前記ｐｎ接合はホモ接合であり、前記第１半導体層と前記第２半導体層はアノードｐ層であって前記第１半導体層と前記第２半導体層がそれぞれＧｅとＳｉ、ＳｉＧｅとＳｉ、ＳｉとＧａＮ、ＳｉとＧａＡｓ、ＳｉとＳｉＣのいずれかのダイオードであることを特徴とする。ヘテロ接合部とｐｎ接合部を分離することで、ヘテロ接合界面の準位密度ばらつきが特性に与える影響を低減することができる。また、ヘテロ接合構造とすることで、注入されるキャリアの障壁を小さくし、低ＯＮ電圧を得ることができる。第１半導体層よりも不純物濃度の低い第２半導体層を設けることで、ｐｎ接合部の電位障壁を小さくすることができる。そして、ｐｎ接合部を第１半導体層よりもバンドギャップの大きな第２半導体層及び第３半導体層で形成することで、最大破壊電界を増大させ高耐圧を得ることができる。前記ｐｎ接合はホモ接合であることが好適である。ホモ接合ではほとんど格子不整合がないからである。
【００１０】
また、本発明は、第１導電型の第１半導体層と、前記第１半導体層に接合する、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第２半導体層に接合する、第２導電型の第３半導体層とを有し、前記第１半導体層と第２半導体層との界面でヘテロ接合が形成され、前記第２半導体層と第３半導体層との界面でｐｎ接合が形成され、前記第１半導体層のバンドギャップは前記第２半導体層のバンドギャップよりも小さく、前記ｐｎ接合はホモ接合であり、前記第１半導体層と前記第２半導体層はコレクタｐ層であって前記第１半導体層と前記第２半導体層がそれぞれＧｅとＳｉ、ＳｉＧｅとＳｉ、ＳｉとＧａＮ、ＳｉとＧａＡｓ、ＳｉとＳｉＣのいずれかの絶縁ゲートバイポーラトランジスタであることを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態について説明する。
【００１２】
図１には、本発明をヘテロ接合ダイオードに適用した場合の構成が示されている。ｎ＋カソード領域１０上にｎ−カソード領域１２が設けられ、ｎ−カソード領域１２上にｐ−アノード領域１４が設けられる。ｐ−アノード領域１４上にはｐ＋アノード領域１６が設けられる。そして、ｎ＋カソード領域１０にはカソード電極１８が接続され、ｐ＋アノード領域１６にはアノード電極２０が接続される。ｐ＋アノード領域１６は第１導電型（ここではｐ型）の第１半導体層に相当し、ｐ−アノード領域１４は第１導電型の第２半導体層に相当し、ｎ−カソード領域１２は第２導電型（ここではｎ型）の第３半導体層に相当する。
【００１３】
ここで、ｐ＋アノード領域１６はＧｅなどで形成され、また、ｐ−アノード領域１４、ｎ−アノード領域１２、ｎ＋カソード領域１０はＳｉなどで形成される。すなわち、ｐ＋アノード領域１６はカソード領域よりもバンドギャップの小さい半導体材料で形成され、ｐ＋アノード領域１６とｐ−アノード領域１４の界面にヘテロ接合部が形成される。
【００１４】
一方、ｐ＋アノード領域１６に隣接してｐ−アノード領域１４が形成され、このｐ−アノード領域にｎ−カソード領域１２が形成されているため、ｐｎ接合部はヘテロ接合部ではなく、それ以外の場所、すなわち、ｐ＋アノード領域１６よりもバンドギャップの大きいｐ−アノード領域１４とｎ−カソード領域１２との界面に形成されている。
【００１５】
このように、ｐｎ接合部がｐ＋アノード領域１６とｎ−カソード領域１２との界面に形成されるのではなく、ｐ＋アノード領域１６よりも不純物濃度の低いｐ−アノード領域１４を設け、このｐ−アノード領域１４とｎ−カソード領域１２との界面に形成することで、ｐｎ接合部の電位差（Ｖｂｉ）を小さくすることができる。
【００１６】
また、ｐｎ接合部が従来のようにバンドギャップの小さい半導体に形成されるのではなく、バンドギャップの大きいＳｉ同士の界面に形成されているため、最大破壊電界が高くなり高耐圧化できる。
【００１７】
さらに、ｐｎ接合部がホモ接合であるｐ−アノード領域（Ｓｉ）１４とｎ−カソード領域（Ｓｉ）１２との界面に形成されているため、ヘテロ接合部に形成する場合に比べて格子整合が良く、逆バイアス時の接合リーク電流が低減されて高耐圧化を図ることができる。
【００１８】
図２には、図１に示されたヘテロ接合型ダイオードの製造方法が示されている。ｎ＋Ｓｉ基板１０上に順次、ｎ−カソード領域１２及びｐ−アノード領域１４をエピタキシャル成長させる（Ａ）。次に、ｐ−アノード領域１４の表面にＧｅのｐ＋アノード領域１６をヘテロエピタキシャル成長させる（Ｂ）。そして、スパッタリング法を用いてｐ＋アノード領域１６上にアノード電極２０を例えばＡｌで形成し（Ｃ）、さらにスパッタリング法を用いてカソード電極１８を例えばＴｉ／Ｎｉ／Ａｕで形成する（Ｄ）。ｎ−Ｓｉ基板上にｎ＋カソード領域を拡散で形成し、カソード領域とすることも可能である。
【００１９】
このように、本実施形態では、ヘテロ接合部とｐｎ接合部を分離し、ヘテロ構造により順方向電圧を低減させるとともに、ｐｎ接合部をバンドギャップの大きい半導体材料のホモ接合部に形成したので、ｐｎ接合部での界面準位密度のばらつきが少なく、耐圧を向上させることが可能となる。
【００２０】
なお、本実施形態では、ｐ＋アノード領域１６をＧｅ、ｐ−アノード領域１４及びカソード領域１０、１２をＳｉで形成したが、他の材料を用いることも可能であり、その際、ヘテロ接合のアノード側、すなわち陽極側にバンドギャップの小さい材料を用い、ヘテロ接合のカソード側にバンドギャップの大きい材料を用い、バンドギャップの大きい材料の中でｐｎ接合を形成すればよい。ｐ＋アノード領域１６／ｐ−アノード領域１４／ｎ−カソード領域１２の組み合わせを例示すると、例えば以下のようになる。
【００２１】
ｐ＋アノード領域１６／ｐ−アノード領域１４／ｎ−カソード領域１２
＝Ｇｅ／Ｓｉ／Ｓｉ（本実施形態の構成）、ＳｉＧｅ／Ｓｉ／Ｓｉ、Ｓｉ／ＧａＮ／ＧａＮ、Ｓｉ／ＧａＡｓ／ＧａＡｓ、Ｓｉ／ＳｉＣ／ＳｉＣ。
【００２２】
以上はｐｎ接合部をホモ接合とした場合の例であるが、ｐｎ接合部をヘテロ接合とした場合でも、Ｇｅ／Ｓｉの場合よりも格子整合を改善することが可能である。このような例としては、例えば、
ｐ＋アノード領域１６／ｐ−アノード領域１４／ｎ−カソード領域１２
＝Ｇｅ／ＳｉＧｅ／Ｓｉ等がある。
【００２３】
また、本実施形態において、ｐ＋アノード領域１６は単結晶の他、多結晶、あるいはアモルファスとすることもできる。
【００２４】
図３には、本発明をＩＧＢＴに適用した場合の構成が示されている。ｐ＋コレクタ領域２２上にｐ＋コレクタ領域２２よりも不純物濃度の低いｐ−コレクタ領域２３が形成され、ｐ−コレクタ領域２３上にｎ−ドリフト領域２４が形成される。ｎ−ドリフト領域２４上にはｐベース領域２６が形成され、ｐベース領域２６内には、エミッタ側にｎ＋エミッタ領域２８が形成される。また、ｐベース領域２６を挟むようにその両側にはゲート酸化膜３０を介してトレンチ型のゲート電極３２が形成されている。ｐベース領域２６内のｎ＋エミッタ領域２８にはエミッタ電極３６が接続され、またｐ＋コレクタ領域２２にはコレクタ電極３８が接続される。なお、エミッタ電極３６とゲート電極３２間はシリコン酸化膜３４で絶縁されている。
【００２５】
ｐ＋コレクタ領域２２は第１導電型（ここではｐ型）の第１半導体層に相当し、ｐ−コレクタ領域２３は第１導電型の第２半導体層に相当し、ｎ−ドリフト領域２４は第２導電型（ここではｎ型）の第３半導体層に相当する。
【００２６】
ここで、ｐ＋コレクタ領域２２はＳｉなどで形成され、ｐ−コレクタ領域２３、ｎ−ドリフト領域２４、ｐベース領域２６、ｎ＋エミッタ領域２８はＳｉＣなどで形成される。ｐ＋コレクタ領域２２は、ｎ−ドリフト領域よりもバンドギャップの小さい半導体材料を用いており、キャリアである正孔の障壁を小さくしてＯＮ電圧を低下させることができる。
【００２７】
また、ｐ−コレクタ領域２３を形成することで、ｐ＋コレクタ領域２２とｐ−コレクタ領域２３との界面でヘテロ接合部を形成し、このヘテロ接合部以外の場所、すなわちｐ−コレクタ領域２３とｎ−ドリフト領域２４との界面でｐｎ接合部を形成しているので、ヘテロ接合界面の準位密度及びそのばらつきが特性へ与える影響を小さくできる。さらに、厚いｐ＋コレクタ領域２２と薄いｐ−コレクタ領域２３を形成することによって、低いコレクタ抵抗と低いｐｎ接合電圧を両立することができる。そして、このＩＧＢＴにおいても、ｐｎ接合はｐ＋コレクタ領域２２のＳｉよりもバンドギャップの大きなＳｉＣで形成されているため、高耐圧を得ることができる。
【００２８】
このように、本実施形態のＩＧＢＴでは、ｐ＋コレクタ領域２２とｎ−ドリフト領域２４との間に低濃度のｐ−コレクタ領域２３を設けることで、ヘテロ接合部とｐｎ接合部を分離させるとともに、コレクタ領域の低抵抗化を図ることができる。
【００２９】
図４には、図３に示されたＩＧＢＴの製造方法が示されている。ｐ＋（Ｓｉ）基板（ｐ＋コレクタ領域）２２上にｐ−コレクタ領域（Ｓｉｃ）２３、ｎ−ドリフト領域（ＳｉＣ）２４、及びｐ−べース領域（ＳｉＣ）２６をエピタキシャル成長させる。その後、ｐベース領域２６の表面を熱酸化させ、酸化膜２７を形成する（Ａ）。次に、エミッタ領域を形成するためのレジストマスクをフォトリソグラフィ技術を用いて形成し、このレジストマスクを用いてイオン注入し、拡散させてｎ＋エミッタ領域２８をｐベース領域２６内に形成する（Ｂ）。ｎ＋エミッタ領域２８を形成した後、ＣＶＤ法を用いて表面に酸化膜２９を形成する（Ｃ）。
【００３０】
次に、再びフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを用いて酸化膜２７、２９を順次ドライエッチングして除去する。レジストを除去した後、酸化膜２７、２９をマスクとして用いてＳｉＣをドライエッチング（例えば３μｍ程度）してトレンチ構造を形成する。そして、トレンチの側壁を熱酸化させて酸化膜を形成し、フッ酸にて除去する。さらに、トレンチ側壁をケミカルドライエッチングによりエッチングし、熱酸化させてフッ酸及びエッチングで除去された膜厚分だけ（例えば５０ｎｍ＋５０ｎｍ＝１００ｎｍ程度）のゲート酸化膜３０を形成する（Ｄ）。ゲート酸化膜３０を形成した後、ＣＶＤ法により多結晶Ｓｉでトレンチを埋め、ボロンを拡散してｐ＋型とする。さらに、ドライエッチング法にて酸化膜２９の厚さの半分程度まで全面エッチバックしてゲート電極３２を形成する（Ｅ）。
【００３１】
そして、熱酸化によりゲート電極３２の表面を熱酸化させ、酸化膜２７、２９とほぼ同じ厚さとして酸化膜３４を形成する（Ｆ）。フォトリソグラフィ技術とドライエッチングを用いて酸化膜３４に開口部を形成し（Ｇ）、スパッタリング法を用いてエミッタ電極３６を形成し、フォトリソグラフィ技術、エッチング法を用いて所望の電極形状に加工する。また、スパッタリング法を用いてコレクタ電極３８を形成する（Ｈ）。
【００３２】
なお、ｎ−Ｓｉ基板（ｎ−ドリフト領域）上にｐ−コレクタ領域及びｐ＋コレクタ領域をエピタキシャル成長させ、コレクタ領域とは反対側のｎ−Ｓｉ基板面にｐベース領域、ｎ＋エミッタ領域を順次形成することで製造することも可能である。
【００３３】
また、本実施形態において、ｐ−コレクタ領域２３とｎ−ドリフト領域２４間にｎ＋バッファ層を設けることも可能である。
【００３４】
また、本実施形態ではｐ＋コレクタ領域２２／ｐ−コレクタ領域２３の半導体材料をＳｉ／ＳｉＣで形成しているが、他の半導体材料で形成することも可能である。その条件は、ｐ＋コレクタ領域２２の方がｐ−コレクタ領域２３よりもバンドギャップが小さいことであり、例えばＧｅ／Ｓｉ、ＳｉＧｅ／Ｓｉ、Ｓｉ／ＧａＮ、Ｓｉ／ＧａＡｓを用いることができる。
【００３５】
さらに、本実施形態では第１導電型をｐ型、第２導電型をｎ型としたが、ｐとｎを入れ替えて構成することも可能である。
【００３６】
【発明の効果】
本発明によれば、ヘテロ接合とｐｎ接合を分離させ、かつ、ｐｎ接合をバンドギャップの大きな半導体材料で形成することにより、ヘテロ接合界面における準位密度ばらつきによる影響を低減し、ヘテロ接合でｐｎ接合を形成した場合に生じるリーク電流を抑制することができるとともに、最大破壊電界を大きくして高耐圧を得ることができる。
【００３７】
また、本発明によれば、互いに異なる導電型を有する第１半導体層と第３半導体層を直接接合するのではなく、第１半導体層よりも不純物濃度の低い第２半導体層を介して接合することにより、高耐圧化するとともに抵抗値を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態の構成図である。
【図２】 図１に示されたダイオードの製造方法説明図である。
【図３】 本発明の実施形態の他の構成図である。
【図４】 図３に示されたＩＧＢＴの製造方法説明図である。
【符号の説明】
１０ ｎ＋カソード領域、１２ ｎ−カソード領域、１４ ｐ−アノード領域、１６ ｐ＋アノード領域、１８ カソード電極、２０ アノード電極、２２ ｐ＋コレクタ領域、２３ ｐ−コレクタ領域、２４ ｎ−ドリフト領域、２６ ｐベース領域、２８ ｎ＋エミッタ領域、３０ ゲート酸化膜、３２ ゲート電極、３６ エミッタ電極、３８ コレクタ電極。
Claims (2)
- 第１導電型の第１半導体層と、
前記第１半導体層に接合する、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、
前記第２半導体層に接合する、第２導電型の第３半導体層と、
を有し、前記第１半導体層と第２半導体層との界面でヘテロ接合が形成され、前記第２半導体層と第３半導体層との界面でｐｎ接合が形成され、前記第１半導体層のバンドギャップは前記第２半導体層のバンドギャップよりも小さく、
前記ｐｎ接合はホモ接合であり、
前記第１半導体層と前記第２半導体層はアノードｐ層であって前記第１半導体層と前記第２半導体層がそれぞれＧｅとＳｉ、ＳｉＧｅとＳｉ、ＳｉとＧａＮ、ＳｉとＧａＡｓ、ＳｉとＳｉＣのいずれかのダイオードであることを特徴とするヘテロ接合型半導体装置。 - 第１導電型の第１半導体層と、
前記第１半導体層に接合する、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、
前記第２半導体層に接合する、第２導電型の第３半導体層と、
を有し、前記第１半導体層と第２半導体層との界面でヘテロ接合が形成され、前記第２半導体層と第３半導体層との界面でｐｎ接合が形成され、前記第１半導体層のバンドギャップは前記第２半導体層のバンドギャップよりも小さく、
前記ｐｎ接合はホモ接合であり、
前記第１半導体層と前記第２半導体層はコレクタｐ層であって前記第１半導体層と前記第２半導体層がそれぞれＧｅとＳｉ、ＳｉＧｅとＳｉ、ＳｉとＧａＮ、ＳｉとＧａＡｓ、ＳｉとＳｉＣのいずれかの絶縁ゲートバイポーラトランジスタであることを特徴とするヘテロ接合型半導体装置。
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