JPH05102497A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH05102497A JPH05102497A JP3257993A JP25799391A JPH05102497A JP H05102497 A JPH05102497 A JP H05102497A JP 3257993 A JP3257993 A JP 3257993A JP 25799391 A JP25799391 A JP 25799391A JP H05102497 A JPH05102497 A JP H05102497A
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Abstract
(57)【要約】
【目的】優れた応答特性と低いオン電圧を持つ電力用半
導体素子を提供することを目的とする。 【構成】ｎ- 型ベース層１１の一方の面にｐ+ 型エミッ
タ層１２、他方の面にｎ+ 型エミッタ層１３を持つ電力
用の高耐圧ダイオードであって、ｎ- 型ベース層１１お
よびｎ+ 型エミッタ層１３部分にＳｉを用い、ｐ+ 型エ
ミッタ層１２部分に広バンドギャップのＳｉＣを用いる
ことにより、低いオン電圧と高速応答特性を実現した。
導体素子を提供することを目的とする。 【構成】ｎ- 型ベース層１１の一方の面にｐ+ 型エミッ
タ層１２、他方の面にｎ+ 型エミッタ層１３を持つ電力
用の高耐圧ダイオードであって、ｎ- 型ベース層１１お
よびｎ+ 型エミッタ層１３部分にＳｉを用い、ｐ+ 型エ
ミッタ層１２部分に広バンドギャップのＳｉＣを用いる
ことにより、低いオン電圧と高速応答特性を実現した。
Description
【０００１】
【産業上の利用分野】本発明は、大電流スイッチングを
行う高耐圧の電力用半導体素子に関する。
行う高耐圧の電力用半導体素子に関する。
【０００２】
【従来の技術】従来より、電力用半導体素子材料には専
らＳｉが用いられている。例えば、電力用ダイオードで
アノード・カソード間に順方向電圧を印加すると、良く
知られたようにエミッタ・ベース接合のビルトイン電圧
を越えたところから指数関数的に電流が流れる。素子の
応答速度を速くするため、またダイオードの順方向電圧
降下を小さくするためには、ビルトイン電圧は低い方が
よい。
らＳｉが用いられている。例えば、電力用ダイオードで
アノード・カソード間に順方向電圧を印加すると、良く
知られたようにエミッタ・ベース接合のビルトイン電圧
を越えたところから指数関数的に電流が流れる。素子の
応答速度を速くするため、またダイオードの順方向電圧
降下を小さくするためには、ビルトイン電圧は低い方が
よい。
【０００３】しかしこのビルトイン電圧は、ｐｎ接合を
構成する材料と不純物濃度で決り、材料がＳｉである限
り、不純物濃度を変えるしか方法がない。Ｓｉの場合こ
のビルトイン電圧は０．５〜０．８Ｖであるが、耐圧の
関係から高抵抗ベース層の不純物濃度と厚みが規定され
ると、十分に低い順方向電圧降下（すなわちオン電圧）
を得ることができず、また高速性能も得られない。例え
ば、耐圧４５００Ｖの素子の場合、高抵抗ベース層の不
純物濃度と厚みはおよそ、１×１０13／cm3 ，４５０μ
m 程度であり、この高抵抗ベース層によって素子のスイ
ッチング特性やオン電圧が決定されている。
構成する材料と不純物濃度で決り、材料がＳｉである限
り、不純物濃度を変えるしか方法がない。Ｓｉの場合こ
のビルトイン電圧は０．５〜０．８Ｖであるが、耐圧の
関係から高抵抗ベース層の不純物濃度と厚みが規定され
ると、十分に低い順方向電圧降下（すなわちオン電圧）
を得ることができず、また高速性能も得られない。例え
ば、耐圧４５００Ｖの素子の場合、高抵抗ベース層の不
純物濃度と厚みはおよそ、１×１０13／cm3 ，４５０μ
m 程度であり、この高抵抗ベース層によって素子のスイ
ッチング特性やオン電圧が決定されている。
【０００４】
【発明が解決しようとする課題】以上のように従来の電
力用半導体素子では、材料がＳｉに限定されていたため
に、高抵抗ベース層の不純物濃度と厚みによってオン特
性や応答特性が制限されるという問題があった。本発明
はこの様な事情を考慮してなされたもので、オン特性や
応答特性の向上を図った電力用半導体素子を提供するこ
とを目的とする。
力用半導体素子では、材料がＳｉに限定されていたため
に、高抵抗ベース層の不純物濃度と厚みによってオン特
性や応答特性が制限されるという問題があった。本発明
はこの様な事情を考慮してなされたもので、オン特性や
応答特性の向上を図った電力用半導体素子を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、高抵抗の第１
導電型ベース層とこのベース層にキャリアを注入する第
２導電型エミッタ層を有する電力用半導体素子におい
て、第１導電型ベース層に第２導電型エミッタ層よりバ
ンドギャップの狭い半導体材料を用いたことを特徴とす
る。
導電型ベース層とこのベース層にキャリアを注入する第
２導電型エミッタ層を有する電力用半導体素子におい
て、第１導電型ベース層に第２導電型エミッタ層よりバ
ンドギャップの狭い半導体材料を用いたことを特徴とす
る。
【０００６】
【作用】本発明によると、キャリア注入部のｐｎ接合に
ヘテロ接合構造を採用することにより、低いビルトイン
電圧が得られ、優れた応答特性と低いオン電圧を持つ電
力用半導体素子が得られる。
ヘテロ接合構造を採用することにより、低いビルトイン
電圧が得られ、優れた応答特性と低いオン電圧を持つ電
力用半導体素子が得られる。
【０００７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【０００８】図１は、本発明の一実施例に係る電力用の
高耐圧ｐｎ接合ダイオードである。高抵抗のｎ-型ベー
ス層１１の一方の面にｐ+型エミッタ層（アノード層）
１２が形成され、他方の面にｎ+型エミッタ層（カソー
ド層）１３が形成されている。ｐ+型エミッタ層１２に
アノード電極１４が、ｎ+型エミッタ層１３にカソード
電極１５がそれぞれ形成されている。
高耐圧ｐｎ接合ダイオードである。高抵抗のｎ-型ベー
ス層１１の一方の面にｐ+型エミッタ層（アノード層）
１２が形成され、他方の面にｎ+型エミッタ層（カソー
ド層）１３が形成されている。ｐ+型エミッタ層１２に
アノード電極１４が、ｎ+型エミッタ層１３にカソード
電極１５がそれぞれ形成されている。
【０００９】ここで、ｎ-型ベース層１１およびｎ+型エ
ミッタ層１３はＳｉであり、ｐ+型エミッタ層１２はＳ
ｉＣである。このヘテロ接合ダイオード構造は、例え
ば、ｐ+型エミッタ層１２となるＳｉＣ単結晶基板の一
方の面にｎ-型ベース層１１となるＳｉ単結晶層をエピ
タキシャル成長させて、これに通常の不純物拡散によっ
てｎ+型エミッタ層１３を形成することにより得られ
る。この実施例によれば、ｐｎ接合にヘテロ接合構造を
採用することにより、低いビルトイン電圧が得られ、従
って優れた応答特性と低いオン電圧が得られる。
ミッタ層１３はＳｉであり、ｐ+型エミッタ層１２はＳ
ｉＣである。このヘテロ接合ダイオード構造は、例え
ば、ｐ+型エミッタ層１２となるＳｉＣ単結晶基板の一
方の面にｎ-型ベース層１１となるＳｉ単結晶層をエピ
タキシャル成長させて、これに通常の不純物拡散によっ
てｎ+型エミッタ層１３を形成することにより得られ
る。この実施例によれば、ｐｎ接合にヘテロ接合構造を
採用することにより、低いビルトイン電圧が得られ、従
って優れた応答特性と低いオン電圧が得られる。
【００１０】なお図１の実施例では、ｐ+型エミッタ／
ｎ-型ベースのｐｎ接合部に、ＳｉＣ／Ｓｉヘテロ接合
を用いたが、次のようなバンドギャップの異なる他の材
料の組み合わせ、即ちＳｉＣ（バンドギャップ大）／Ｓ
ｉＣ（バンドギャップ小），Ｓｉ／ＳｉＧｅ，ＳｉＣ／
ＳｉＧｅ，Ｃ／ＳｉＣ，ＧａＮ／ＳｉＣ，ＡｌＮ／Ｓｉ
Ｃ，ＧａＰ／Ｓｉ，ＧａＰ／ＳｉＣ等を用いることがで
き、これにより同様の効果が得られる。以下に示す各実
施例でも、ＳｉＣ／Ｓｉを用いる場合を説明するが、同
様に上述した他の材料の組み合わせを用いることが可能
である。
ｎ-型ベースのｐｎ接合部に、ＳｉＣ／Ｓｉヘテロ接合
を用いたが、次のようなバンドギャップの異なる他の材
料の組み合わせ、即ちＳｉＣ（バンドギャップ大）／Ｓ
ｉＣ（バンドギャップ小），Ｓｉ／ＳｉＧｅ，ＳｉＣ／
ＳｉＧｅ，Ｃ／ＳｉＣ，ＧａＮ／ＳｉＣ，ＡｌＮ／Ｓｉ
Ｃ，ＧａＰ／Ｓｉ，ＧａＰ／ＳｉＣ等を用いることがで
き、これにより同様の効果が得られる。以下に示す各実
施例でも、ＳｉＣ／Ｓｉを用いる場合を説明するが、同
様に上述した他の材料の組み合わせを用いることが可能
である。
【００１１】図２は、本発明をＧＴＯサイリスタに適用
した実施例である。高抵抗のｎ-型ベース層２１の一方
の面にｐ型ベース層２２が形成され、このｐ型ベース層
２２内にｎ+型エミッタ層２３が形成されている。ｎ-型
ベース層２１の他方の面にはｐ+型エミッタ層２４が形
成されている。ここで、ｎ-型ベース層２１およびｐ型
ベース層２２はＳｉであり、ｐ+型エミッタ層２４はＳ
ｉＣである。ｎ+型エミッタ層２３にカソード電極２５
が、ｐ+型エミッタ層２４にアノード電極２７が、ｐ型
ベース層２２にゲート電極２６がそれぞれ形成されてい
る。この実施例によっても、アノード側のｐｎ接合がヘ
テロ接合構造となっており、これにより先の実施例と同
様の効果が得られる。
した実施例である。高抵抗のｎ-型ベース層２１の一方
の面にｐ型ベース層２２が形成され、このｐ型ベース層
２２内にｎ+型エミッタ層２３が形成されている。ｎ-型
ベース層２１の他方の面にはｐ+型エミッタ層２４が形
成されている。ここで、ｎ-型ベース層２１およびｐ型
ベース層２２はＳｉであり、ｐ+型エミッタ層２４はＳ
ｉＣである。ｎ+型エミッタ層２３にカソード電極２５
が、ｐ+型エミッタ層２４にアノード電極２７が、ｐ型
ベース層２２にゲート電極２６がそれぞれ形成されてい
る。この実施例によっても、アノード側のｐｎ接合がヘ
テロ接合構造となっており、これにより先の実施例と同
様の効果が得られる。
【００１２】図３は、本発明をＩＧＢＴに適用した実施
例である。ｎ-型ベース層３１の一方の面にｐ型ベース
層３２が形成され、このｐ型ベース層３２内にｎ+型エ
ミッタ層（ソース層）３３が形成されている。ｎ-型ベ
ース層３１の他方の面にはｐ+型エミッタ層（ドレイン
層）３４が形成されている。ｐ型ベース層３２のｎ+型
エミッタ層３３とｎ-型ベース層３１により挟まれた領
域にゲート絶縁膜３５を介してゲート電極３６が形成さ
れている。ｎ+型エミッタ層３３とｐ型ベース層３２に
同時にコンタクトするようにソース電極３７が形成さ
れ、ｐ+型エミッタ層３４にはドレイン電極３８が形成
されている。この実施例においても、ｐ+型エミッタ層
３４とｎ-型ベース層３１のｐｎ接合にＳｉＣ／Ｓｉヘ
テロ接合が用いられている。これにより、先の実施例と
同様の効果が得られる。
例である。ｎ-型ベース層３１の一方の面にｐ型ベース
層３２が形成され、このｐ型ベース層３２内にｎ+型エ
ミッタ層（ソース層）３３が形成されている。ｎ-型ベ
ース層３１の他方の面にはｐ+型エミッタ層（ドレイン
層）３４が形成されている。ｐ型ベース層３２のｎ+型
エミッタ層３３とｎ-型ベース層３１により挟まれた領
域にゲート絶縁膜３５を介してゲート電極３６が形成さ
れている。ｎ+型エミッタ層３３とｐ型ベース層３２に
同時にコンタクトするようにソース電極３７が形成さ
れ、ｐ+型エミッタ層３４にはドレイン電極３８が形成
されている。この実施例においても、ｐ+型エミッタ層
３４とｎ-型ベース層３１のｐｎ接合にＳｉＣ／Ｓｉヘ
テロ接合が用いられている。これにより、先の実施例と
同様の効果が得られる。
【００１３】図４は、本発明を横型ダイオードに適用し
た実施例である。ｎ-型ベース層４１の一方の面にｎ+型
エミッタ層４２とｐ+型エミッタ層４３が所定距離をお
いて形成されている。ｎ+型エミッタ層４２とｐ+型エミ
ッタ層４３に挟まれた領域の表面は酸化膜４４で覆わ
れ、ｎ+型エミッタ層４２とｐ+型エミッタ層４３にそれ
ぞれ、カソード電極４５とアノード電極４６が形成され
ている。ｐ+型エミッタ層４３の部分がＳｉＣであり、
他の部分がＳｉである。
た実施例である。ｎ-型ベース層４１の一方の面にｎ+型
エミッタ層４２とｐ+型エミッタ層４３が所定距離をお
いて形成されている。ｎ+型エミッタ層４２とｐ+型エミ
ッタ層４３に挟まれた領域の表面は酸化膜４４で覆わ
れ、ｎ+型エミッタ層４２とｐ+型エミッタ層４３にそれ
ぞれ、カソード電極４５とアノード電極４６が形成され
ている。ｐ+型エミッタ層４３の部分がＳｉＣであり、
他の部分がＳｉである。
【００１４】図５は、本発明を横型の絶縁ゲート付サイ
リスタに適用した実施例である。ｎ-型ベース層５１の
一方の表面にｐ型ベース層５２、このｐ型ベース層５２
内にｎ+型エミッタ層５３が形成され、ｐ型ベース層５
２から所定距離離れてｐ+型エミッタ層５４が形成され
ている。ｐ型ベース層５２のｎ+型エミッタ層５３とｎ-
型ベース層５１により挟まれた領域上にゲート絶縁膜５
５を介してゲート電極５６が形成されている。ｎ+型エ
ミッタ層５３，ｐ+ 型エミッタ層５４にそれぞれカソー
ド電極５８，アノード電極５９が形成されている。この
実施例でも、ｐ+型エミッタ層５４の部分がＳｉＣであ
り、他の部分がＳｉである。これら図５，図６の実施例
によっても、先の実施例と同様の効果が得られる。
リスタに適用した実施例である。ｎ-型ベース層５１の
一方の表面にｐ型ベース層５２、このｐ型ベース層５２
内にｎ+型エミッタ層５３が形成され、ｐ型ベース層５
２から所定距離離れてｐ+型エミッタ層５４が形成され
ている。ｐ型ベース層５２のｎ+型エミッタ層５３とｎ-
型ベース層５１により挟まれた領域上にゲート絶縁膜５
５を介してゲート電極５６が形成されている。ｎ+型エ
ミッタ層５３，ｐ+ 型エミッタ層５４にそれぞれカソー
ド電極５８，アノード電極５９が形成されている。この
実施例でも、ｐ+型エミッタ層５４の部分がＳｉＣであ
り、他の部分がＳｉである。これら図５，図６の実施例
によっても、先の実施例と同様の効果が得られる。
【００１５】ここまでの実施例は、ｐ+型エミッタ層と
ｎ-型ベース層のｐｎ接合部にＳｉＣ／Ｓｉヘテロ接合
を用いて素子特性改善を行ったが、高抵抗ベース層にＳ
ｉＣやＣ（ダイヤモンド）等の広バンドギャップ材料を
用いれば、ヘテロ接合を採用しなくても、高抵抗ベース
層をＳｉを用いた場合より薄くして同じ素子耐圧を得る
ことができ、高抵抗ベース層が薄くなった分スイッチン
グ特性を向上させることができる。その様な実施例を以
下に説明する。
ｎ-型ベース層のｐｎ接合部にＳｉＣ／Ｓｉヘテロ接合
を用いて素子特性改善を行ったが、高抵抗ベース層にＳ
ｉＣやＣ（ダイヤモンド）等の広バンドギャップ材料を
用いれば、ヘテロ接合を採用しなくても、高抵抗ベース
層をＳｉを用いた場合より薄くして同じ素子耐圧を得る
ことができ、高抵抗ベース層が薄くなった分スイッチン
グ特性を向上させることができる。その様な実施例を以
下に説明する。
【００１６】図６は、横型ダイオードの実施例である。
Ｓｉ基板（またはＳｉＣ基板）６１とＳｉＣ基板６３と
を間に酸化膜６２を挟んで直接接着して得られたウェハ
を用いて、ＳｉＣ基板６３側を素子領域として、図４と
同様の構成の横型ダイオードを形成している。図７は、
図６と同様の接着ウェハを用いて、ＳｉＣ基板６３側に
図５と同様の絶縁ゲート付サイリスタを形成した実施例
である。次に高抵抗ＳｉＣ基板を用いた埋込み絶縁ゲー
ト型の電力用素子の実施例を説明する。図８〜図１１は
その様な実施例の１／２セルの断面構造である。
Ｓｉ基板（またはＳｉＣ基板）６１とＳｉＣ基板６３と
を間に酸化膜６２を挟んで直接接着して得られたウェハ
を用いて、ＳｉＣ基板６３側を素子領域として、図４と
同様の構成の横型ダイオードを形成している。図７は、
図６と同様の接着ウェハを用いて、ＳｉＣ基板６３側に
図５と同様の絶縁ゲート付サイリスタを形成した実施例
である。次に高抵抗ＳｉＣ基板を用いた埋込み絶縁ゲー
ト型の電力用素子の実施例を説明する。図８〜図１１は
その様な実施例の１／２セルの断面構造である。
【００１７】図８は、ＳＩサイリスタであって、ＳｉＣ
基板からなるｎ-型ベース層８１の一方の面に溝８２が
形成され、その内部にゲート酸化膜８３を介して第１ゲ
ート電極８４が埋込み形成されている。溝８２の間には
ｎ+型エミッタ層８５が形成されている。ｎ-型ベース層
８１の他方の面にも同様に溝８７が形成され、これにゲ
ート絶縁膜８８を介して第２ゲート電極８９が埋込み形
成されている。第２ゲート電極８９側の溝８７に挟まれ
た領域の綿にはｐ+型エミッタ層９０が形成されてい
る。ｎ+型エミッタ層８５側にカソード電極８６が、ｐ+
型エミッタ層９０側にはアノード電極９１が形成されて
いる。
基板からなるｎ-型ベース層８１の一方の面に溝８２が
形成され、その内部にゲート酸化膜８３を介して第１ゲ
ート電極８４が埋込み形成されている。溝８２の間には
ｎ+型エミッタ層８５が形成されている。ｎ-型ベース層
８１の他方の面にも同様に溝８７が形成され、これにゲ
ート絶縁膜８８を介して第２ゲート電極８９が埋込み形
成されている。第２ゲート電極８９側の溝８７に挟まれ
た領域の綿にはｐ+型エミッタ層９０が形成されてい
る。ｎ+型エミッタ層８５側にカソード電極８６が、ｐ+
型エミッタ層９０側にはアノード電極９１が形成されて
いる。
【００１８】この実施例の場合、ＳｉＣを用いているた
めに、Ｓｉ基板を用いた従来の素子と比べてｐｎ接合の
注入効率は低くなるが、キャリア注入はＭＯＳトランジ
スタ動作により行われるためにターンオン特性は優れた
ものが得られる。そしてＳｉＣ基板を用いているため
に、従来のＳｉ基板を用いたものと比べて、ｎ-型ベー
ス層８１の厚みを薄くして、従来と同程度の耐圧を得る
ことができ、ｎ-型ベース層８１を薄くした結果として
低いオン電圧を得ることができる。
めに、Ｓｉ基板を用いた従来の素子と比べてｐｎ接合の
注入効率は低くなるが、キャリア注入はＭＯＳトランジ
スタ動作により行われるためにターンオン特性は優れた
ものが得られる。そしてＳｉＣ基板を用いているため
に、従来のＳｉ基板を用いたものと比べて、ｎ-型ベー
ス層８１の厚みを薄くして、従来と同程度の耐圧を得る
ことができ、ｎ-型ベース層８１を薄くした結果として
低いオン電圧を得ることができる。
【００１９】図９は、図８の素子において、ｎ+型エミ
ッタ層８５内にターンオフ時の正孔電流を掃き出すため
のｐ+型ドレイン層９２を設け、同様にｐ+型エミッタ層
９０内にｎ+型ドレイン層９３を設けた実施例である。
ッタ層８５内にターンオフ時の正孔電流を掃き出すため
のｐ+型ドレイン層９２を設け、同様にｐ+型エミッタ層
９０内にｎ+型ドレイン層９３を設けた実施例である。
【００２０】図１０は、図９の素子においてさらに、ｎ
+型エミッタ層８１の下にｐ型ベース層９４を設け、ｐ+
型エミッタ層９０の上にｎ型バッファ層９５を設けて、
絶縁ゲート型サイリスタとした実施例である。図１１
は、図１０の素子のアノード側をｎ+型ドレイン層９５
のみとして縦型ＭＯＳＦＥＴを構成した実施例である。
これら図９〜図１１の実施例によっても、同様の効果が
得られる。
+型エミッタ層８１の下にｐ型ベース層９４を設け、ｐ+
型エミッタ層９０の上にｎ型バッファ層９５を設けて、
絶縁ゲート型サイリスタとした実施例である。図１１
は、図１０の素子のアノード側をｎ+型ドレイン層９５
のみとして縦型ＭＯＳＦＥＴを構成した実施例である。
これら図９〜図１１の実施例によっても、同様の効果が
得られる。
【００２１】ちなみに、図９或いは図１０の素子におい
て、好ましいカソード側の不純物濃度分布の一例を示す
と、図１２および図１３のようになる。図１２はｐ+型
ドレイン層９２がない部分、図１３はｐ+型ドレイン層
９２がある部分での深さ方向の不純物濃度分布である。
て、好ましいカソード側の不純物濃度分布の一例を示す
と、図１２および図１３のようになる。図１２はｐ+型
ドレイン層９２がない部分、図１３はｐ+型ドレイン層
９２がある部分での深さ方向の不純物濃度分布である。
【００２２】図１４は、溝によって高耐圧化を図ったダ
イオードの実施例である。ＳｉＣを用いたｎ-型ベース
層１０１の一方の面に、ＳｉＣよりもバンドギャップの
広い材料によるｐ+型エミッタ層１０２が形成され、こ
のｐ+型エミッタ層側に所定間隔で溝１０３が形成され
ている。溝１０３の内面には酸化膜１０４が形成されて
いる。ｎ-型ベース層１０１の他方の面にはｎ+型エミッ
タ層１０６が形成されている。溝１０３を埋め込むよう
にｐ+型エミッタ層１０２にコンタクトするアノード電
極１０５が形成され、ｎ+型エミッタ層１０６にはカソ
ード電極１０７が形成されている。この実施例によって
も、広バンドギャップのＳｉＣを用いて、高耐圧で低い
オン電圧の電力用ダイオードが得られる。
イオードの実施例である。ＳｉＣを用いたｎ-型ベース
層１０１の一方の面に、ＳｉＣよりもバンドギャップの
広い材料によるｐ+型エミッタ層１０２が形成され、こ
のｐ+型エミッタ層側に所定間隔で溝１０３が形成され
ている。溝１０３の内面には酸化膜１０４が形成されて
いる。ｎ-型ベース層１０１の他方の面にはｎ+型エミッ
タ層１０６が形成されている。溝１０３を埋め込むよう
にｐ+型エミッタ層１０２にコンタクトするアノード電
極１０５が形成され、ｎ+型エミッタ層１０６にはカソ
ード電極１０７が形成されている。この実施例によって
も、広バンドギャップのＳｉＣを用いて、高耐圧で低い
オン電圧の電力用ダイオードが得られる。
【００２３】図１５は、図１４の素子において、溝１０
３の周囲にｐ+型層１０８を設けて酸化膜１０４にかか
る電界を緩和して一層の高耐圧化を図ったものである。
図１６は、特に電界が問題になる溝１０３の角の部分に
同様にｐ+型層１０８を設けた実施例である。
３の周囲にｐ+型層１０８を設けて酸化膜１０４にかか
る電界を緩和して一層の高耐圧化を図ったものである。
図１６は、特に電界が問題になる溝１０３の角の部分に
同様にｐ+型層１０８を設けた実施例である。
【００２４】図１７は、基板貼り合わせを利用した縦型
ＭＯＳＦＥＴの実施例である。この実施例では、低抵抗
のｎ+型ドレインとなる第１のＳｉＣ基板２０１と、高
抵抗のｎ-型ドレインとなるＳｉＣ基板２０２を直接接
着して得られたウェハが用いられている。ｎ+型層２０
３は、高抵抗のＳｉＣ基板２０２側の接着すべき面に予
め拡散によって形成されている。第１の基板２０１は第
２の基板２０２よりも厚い。このようにして得られたウ
ェハの第２の基板２０２側の表面にｐ型ベース層２０４
が拡散形成され、その中に更にｎ+型ソース層２０５が
拡散形成されている。そしてｐ型ベース層２０４の表面
にゲート絶縁膜２０６を介してゲート電極２０７が形成
され、ソース層２０５にソース電極２０８が、基板裏面
にドレイン電極２０９が形成されている。
ＭＯＳＦＥＴの実施例である。この実施例では、低抵抗
のｎ+型ドレインとなる第１のＳｉＣ基板２０１と、高
抵抗のｎ-型ドレインとなるＳｉＣ基板２０２を直接接
着して得られたウェハが用いられている。ｎ+型層２０
３は、高抵抗のＳｉＣ基板２０２側の接着すべき面に予
め拡散によって形成されている。第１の基板２０１は第
２の基板２０２よりも厚い。このようにして得られたウ
ェハの第２の基板２０２側の表面にｐ型ベース層２０４
が拡散形成され、その中に更にｎ+型ソース層２０５が
拡散形成されている。そしてｐ型ベース層２０４の表面
にゲート絶縁膜２０６を介してゲート電極２０７が形成
され、ソース層２０５にソース電極２０８が、基板裏面
にドレイン電極２０９が形成されている。
【００２５】この実施例によれば、ＳｉＣ基板を用いる
ことによって、高抵抗ドレイン層の厚みを従来より小さ
くして、従来と同程度の耐圧で優れたオン特性を得るこ
とができる。
ことによって、高抵抗ドレイン層の厚みを従来より小さ
くして、従来と同程度の耐圧で優れたオン特性を得るこ
とができる。
【００２６】図１８は、図１７のＭＯＳＦＥＴを平面ゲ
ート構造を埋込みゲート構造とした実施例である。即ち
図１７と同様にして得られた貼り合わせ基板を用いて、
第２の基板２０２側に溝２０９を形成し、その内面にゲ
ート絶縁膜２０６を形成してゲート電極２０７を埋め込
んでいる。この実施例によっても、図１７の実施例と同
様の効果が得られる。
ート構造を埋込みゲート構造とした実施例である。即ち
図１７と同様にして得られた貼り合わせ基板を用いて、
第２の基板２０２側に溝２０９を形成し、その内面にゲ
ート絶縁膜２０６を形成してゲート電極２０７を埋め込
んでいる。この実施例によっても、図１７の実施例と同
様の効果が得られる。
【００２７】なおこれら図１７，図１８の実施例の広バ
ンドギャップ基板材料としてＳｉＣの他、例えばＣ（ダ
イヤモンド）等を用いることができ、それによっても同
様の効果が得られる。
ンドギャップ基板材料としてＳｉＣの他、例えばＣ（ダ
イヤモンド）等を用いることができ、それによっても同
様の効果が得られる。
【００２８】
【発明の効果】以上述べたように本発明によれば、広バ
ンドギャップ材料を用い、特にキャリア注入部のｐｎ接
合にヘテロ接合構造を採用することにより、優れた応答
特性と低いオン電圧を持つ電力用半導体素子が得られ
る。
ンドギャップ材料を用い、特にキャリア注入部のｐｎ接
合にヘテロ接合構造を採用することにより、優れた応答
特性と低いオン電圧を持つ電力用半導体素子が得られ
る。
【図１】本発明の実施例の高耐圧ダイオードを示す図。
【図２】本発明の実施例のＧＴＯサイリスタを示す図。
【図３】本発明の実施例の絶縁ゲート付サイリスタを示
す図。
す図。
【図４】本発明の実施例の横型の高耐圧ダイオードを示
す図。
す図。
【図５】本発明の実施例の横型の絶縁ゲート付サイリス
タを示す図。
タを示す図。
【図６】本発明の実施例の横型の高耐圧ダイオードを示
す図。
す図。
【図７】本発明の実施例の横型の絶縁ゲート付サイリス
タを示す図。
タを示す図。
【図８】本発明の実施例の埋込み絶縁ゲート型ＳＩサイ
リスタを示す図。
リスタを示す図。
【図９】図８の構造を変形した実施例の埋込み絶縁ゲー
ト型ＳＩサイリスタを示す図。
ト型ＳＩサイリスタを示す図。
【図１０】本発明の実施例の埋込み絶縁ゲート型サイリ
スタを示す図。
スタを示す図。
【図１１】本発明の実施例の埋込み絶縁ゲート型ＭＯＳ
ＦＥＴを示す図。
ＦＥＴを示す図。
【図１２】図９の素子のカソード側の不純物濃度分布を
示す図。
示す図。
【図１３】同じく図９の素子のカソード側の不純物濃度
分布を示す図。
分布を示す図。
【図１４】本発明の実施例の高耐圧ダイオードを示す
図。
図。
【図１５】図１４を変形した実施例の高耐圧ダイオード
を示す図。
を示す図。
【図１６】図１４を変形した実施例の高耐圧ダイオード
を示す図。
を示す図。
【図１７】本発明の実施例の縦型ＭＯＳＦＥＴを示す
図。
図。
【図１８】本発明の実施例の縦型ＭＯＳＦＥＴを示す
図。
図。
１１…ｎ-型ベース層、 １２…ｐ+型エミッタ層、 １３…ｎ+型エミッタ層、 １４…アノード電極、 １５…カソード電極、 ２１…ｎ-型ベース層、 ２２…ｐ型ベース層、 ２３…ｎ+型エミッタ層、 ２４…ｐ+型エミッタ層、 ２５…カソード電極、 ２６…ゲート電極、 ２７…アノード電極、 ３１…ｎ-型ベース層、 ３２…ｐ型ベース層、 ３３…ｎ+型エミッタ層、 ３４…ｐ+型エミッタ層、 ３５…ゲート絶縁膜、 ３６…ゲート電極、 ３７…ソース電極、 ３８…ドレイン電極。
Claims (1)
- 【請求項１】高抵抗の第１導電型ベース層と、このベー
ス層にキャリアを注入する高濃度の第２導電型エミッタ
層を有する電力用半導体素子において、前記第１導電型
ベース層に前記第２導電型エミッタ層よりバンドギャッ
プの狭い半導体材料を用いたことを特徴とする電力用半
導体素子。
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|---|---|---|---|
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP25799391A JP3321189B2 (ja) | 1991-10-04 | 1991-10-04 | 電力用半導体素子 |
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|---|---|
| JPH05102497A true JPH05102497A (ja) | 1993-04-23 |
| JP3321189B2 JP3321189B2 (ja) | 2002-09-03 |
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ID=17314051
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| JP25799391A Expired - Fee Related JP3321189B2 (ja) | 1991-10-04 | 1991-10-04 | 電力用半導体素子 |
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|---|---|
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| JP2012089822A (ja) * | 2010-09-21 | 2012-05-10 | Toshiba Corp | 半導体装置 |
| JP2020506534A (ja) * | 2016-12-20 | 2020-02-27 | 西安科鋭盛創新科技有限公司Ｘｉ’Ａｎ Ｃｒｅａｔｉｏｎ Ｋｅｊｉ Ｃｏ．， Ｌｔｄ． | スリーブアンテナの異質ＳｉＧｅ基プラズマｐｉｎダイオード組の製造方法 |
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1991
- 1991-10-04 JP JP25799391A patent/JP3321189B2/ja not_active Expired - Fee Related
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| JP3321189B2 (ja) | 2002-09-03 |
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