JPH0732249B2 - 高速スイツチング横形絶縁ゲ−トトランジスタ - Google Patents
高速スイツチング横形絶縁ゲ−トトランジスタInfo
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- JPH0732249B2 JPH0732249B2 JP27889386A JP27889386A JPH0732249B2 JP H0732249 B2 JPH0732249 B2 JP H0732249B2 JP 27889386 A JP27889386 A JP 27889386A JP 27889386 A JP27889386 A JP 27889386A JP H0732249 B2 JPH0732249 B2 JP H0732249B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
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-
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-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
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- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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Description
【発明の詳細な説明】 本発明は、第１導電形の半導体基板、この基板の第１主
表面上の前記の導電形と反対の第２導電形のエピタキシ
ャル層、このエピタキシャル層内にあってこれとｐ−ｎ
接合を形成する第１導電形の表面隣接チャネル領域、こ
のチャネル領域内にある第２導電形の表面隣接ソース領
域、前記のエピタキシャル層内にあって前記の表面隣接
チャネル領域から離れた第２導電形の表面隣接ドレイン
領域、前記のエピタキシャル層上にあって少なくとも前
記の表面隣接ソース領域と表面隣接ドレイン領域間に位
置する表面隣接チャネル領域部分を被覆する絶縁層、前
記の表面隣接チャネル領域部分の上方で前記の絶縁層上
にあり、前記の表面層より絶縁されたゲート電極、前記
の表面隣接ドレイン領域に隣接した第１導電形の表面隣
接アノード領域、この表面隣接アノード領域と接続され
たアノード電極、前記の表面隣接ソース領域と接続され
たソース電極、および前記の基板の第１主表面と反対側
の第２主表面上の基板電極を有する横形絶縁ゲートトラ
ンジスタに関するものである。
表面上の前記の導電形と反対の第２導電形のエピタキシ
ャル層、このエピタキシャル層内にあってこれとｐ−ｎ
接合を形成する第１導電形の表面隣接チャネル領域、こ
のチャネル領域内にある第２導電形の表面隣接ソース領
域、前記のエピタキシャル層内にあって前記の表面隣接
チャネル領域から離れた第２導電形の表面隣接ドレイン
領域、前記のエピタキシャル層上にあって少なくとも前
記の表面隣接ソース領域と表面隣接ドレイン領域間に位
置する表面隣接チャネル領域部分を被覆する絶縁層、前
記の表面隣接チャネル領域部分の上方で前記の絶縁層上
にあり、前記の表面層より絶縁されたゲート電極、前記
の表面隣接ドレイン領域に隣接した第１導電形の表面隣
接アノード領域、この表面隣接アノード領域と接続され
たアノード電極、前記の表面隣接ソース領域と接続され
たソース電極、および前記の基板の第１主表面と反対側
の第２主表面上の基板電極を有する横形絶縁ゲートトラ
ンジスタに関するものである。
このようなデバイスは「インターナショナル・エレクト
ロン・デバイセス・ミーティング（International Elec
tron Devices Meeting:IEDM）」1984年12月号の258〜26
1頁にジヤラマン（Gayaraman）およびルメニク（Rumenn
ik）氏により記載されている。
ロン・デバイセス・ミーティング（International Elec
tron Devices Meeting:IEDM）」1984年12月号の258〜26
1頁にジヤラマン（Gayaraman）およびルメニク（Rumenn
ik）氏により記載されている。
MOSデバイスは当該技術では公知であり、代表的な従来
技術の高電圧横形DMOSトランジスタは米国特許第4,300,
150号の第１図に記載されている。このデバイスは、第
１導電形（ｐ形）の半導体基板、この基板の主表面上の
第２導電形（ｎ形）のエピタキシャル層、このエピタキ
シャル層内の第１導電形の表面隣接チャネル領域、この
表面隣接チャネル領域内の第２導電形の表面隣接ソース
領域、および前記のエピタキシャル層内にあって前記の
表面隣接チャネル領域から離された第２導電形の表面隣
接ドレイン領域を有する。前記のエピタキシャル層上に
は絶縁層が設けられ、少なくとも表面隣接ソース領域と
表面隣接ドレイン領域間にある表面隣接チャネル領域部
分を被覆する。ゲート電極が、表面隣接ソース領域と表
面隣接ドレイン間にある表面隣接チャネル領域上方に、
前記の絶縁層上に設けられ、この絶縁層（ゲート酸化物
と呼ばれる）によってエピタキシャル層から絶縁され、
一方、ソース電極とドレイン電極が夫々トランジスタの
表面隣接ソース領域と表面隣接ドレイン領域に接続され
ている。このような従来技術の高電圧DMOSトランジスタ
は、約250ボルトのブレークダウン電圧に対し約25〜30
ミクロン台の比較的厚いエピタキシャル層を有するのが
その典型である。
技術の高電圧横形DMOSトランジスタは米国特許第4,300,
150号の第１図に記載されている。このデバイスは、第
１導電形（ｐ形）の半導体基板、この基板の主表面上の
第２導電形（ｎ形）のエピタキシャル層、このエピタキ
シャル層内の第１導電形の表面隣接チャネル領域、この
表面隣接チャネル領域内の第２導電形の表面隣接ソース
領域、および前記のエピタキシャル層内にあって前記の
表面隣接チャネル領域から離された第２導電形の表面隣
接ドレイン領域を有する。前記のエピタキシャル層上に
は絶縁層が設けられ、少なくとも表面隣接ソース領域と
表面隣接ドレイン領域間にある表面隣接チャネル領域部
分を被覆する。ゲート電極が、表面隣接ソース領域と表
面隣接ドレイン間にある表面隣接チャネル領域上方に、
前記の絶縁層上に設けられ、この絶縁層（ゲート酸化物
と呼ばれる）によってエピタキシャル層から絶縁され、
一方、ソース電極とドレイン電極が夫々トランジスタの
表面隣接ソース領域と表面隣接ドレイン領域に接続され
ている。このような従来技術の高電圧DMOSトランジスタ
は、約250ボルトのブレークダウン電圧に対し約25〜30
ミクロン台の比較的厚いエピタキシャル層を有するのが
その典型である。
高電圧半導体デバイスのブレークダウン特性は「インタ
ーナショナル・エレクトロニック・デバイセス・ミーテ
ィング・テクニカル・ダイジェスト（International El
ectronic Devices Meeting Technical Digest）1979年1
2月号の238〜240頁のアペルズ（Appels）氏外の「ハイ
・ボルテージ・シン・レイヤー・デバイセス:RESURFデ
バイセス（High Voltage Shin Laiyer Devices:RESURF
Devices）および米国特許第4,292,642号に記載されてい
るような低減表面電界（REduced SURface FieldまたはR
ESUR）技術を用いることによって改良できることがわか
っている。本質的には、RESURFデバイスの改良されたブ
レークダウン特性は表面電界を低減するためにより薄い
けれどもより高濃度にドープされたエピタキシャル層を
用いることによって達せられる。その上、例えば、米国
特許第4,300,150号および特開昭56-45074号公報に示さ
れているような、直接の外部接続部をもたない表面およ
び埋込領域がMOSデバイス内の表面電界を再分布するた
めに用いられている。
ーナショナル・エレクトロニック・デバイセス・ミーテ
ィング・テクニカル・ダイジェスト（International El
ectronic Devices Meeting Technical Digest）1979年1
2月号の238〜240頁のアペルズ（Appels）氏外の「ハイ
・ボルテージ・シン・レイヤー・デバイセス:RESURFデ
バイセス（High Voltage Shin Laiyer Devices:RESURF
Devices）および米国特許第4,292,642号に記載されてい
るような低減表面電界（REduced SURface FieldまたはR
ESUR）技術を用いることによって改良できることがわか
っている。本質的には、RESURFデバイスの改良されたブ
レークダウン特性は表面電界を低減するためにより薄い
けれどもより高濃度にドープされたエピタキシャル層を
用いることによって達せられる。その上、例えば、米国
特許第4,300,150号および特開昭56-45074号公報に示さ
れているような、直接の外部接続部をもたない表面およ
び埋込領域がMOSデバイス内の表面電界を再分布するた
めに用いられている。
このRESUR技術は「アイ・イー・イー・エレクトロン・
デバイセス・レターズ（IEEE Electron Devices Letter
s）」1980年４月号、Vol.EDL-1,51〜53頁のコラク（Col
ak）氏外の「ラテラル・DMOS・パワー・トランジスタ・
デザイン（Lateral DMOS Power Transistor Design）」
に報告されているように、横形二重拡散MOSトランジス
タに用いられ、その結果は、デバイス特性の著しい改良
であった。高電圧DMOSデバイスでは、比較的低いオン抵
抗を保ちながらブレークダウン電圧を増すという目的
で、ブレークダウン電圧とオン抵抗の間にトレードオフ
がるのが普通である。RESURF技術を用い、参照のためブ
レークダウン電圧を一定とすると、従来の（厚いエピタ
キシャル層の）DMOSデバイスと同じ面積を占めるデバイ
スで約３倍のオン抵抗の改良（例えば減少）を得ること
ができる。けれども、この種のデバイスのオン抵抗の改
良は、特にオン抵抗が重要なパラメータである高電圧電
力用デバイスに対して端的に望ましい。理想的には、こ
のような改良がブレークダウン電圧またはスイッチング
特性を殆ど下げることなしに得られるべきである。
デバイセス・レターズ（IEEE Electron Devices Letter
s）」1980年４月号、Vol.EDL-1,51〜53頁のコラク（Col
ak）氏外の「ラテラル・DMOS・パワー・トランジスタ・
デザイン（Lateral DMOS Power Transistor Design）」
に報告されているように、横形二重拡散MOSトランジス
タに用いられ、その結果は、デバイス特性の著しい改良
であった。高電圧DMOSデバイスでは、比較的低いオン抵
抗を保ちながらブレークダウン電圧を増すという目的
で、ブレークダウン電圧とオン抵抗の間にトレードオフ
がるのが普通である。RESURF技術を用い、参照のためブ
レークダウン電圧を一定とすると、従来の（厚いエピタ
キシャル層の）DMOSデバイスと同じ面積を占めるデバイ
スで約３倍のオン抵抗の改良（例えば減少）を得ること
ができる。けれども、この種のデバイスのオン抵抗の改
良は、特にオン抵抗が重要なパラメータである高電圧電
力用デバイスに対して端的に望ましい。理想的には、こ
のような改良がブレークダウン電圧またはスイッチング
特性を殆ど下げることなしに得られるべきである。
より効率のよい電力用スイッチングデバイスを追求し
て、新しいタイプのデバイスすなわち横形絶縁ゲート整
流器またはLIGTとも呼ばれる横形絶縁ゲートトランジス
タ（以下LIGTという）が最近開発された。このLIGTは、
本質的には、前記の普通のタイプのLDMOS構造を、ドレ
イン領域近くに打込まれたアノード領域で変形したもの
である。このLIGTでは、オン状態の間、電流が電子−正
孔プラズマによって伝導される。電子は、ゲート下方の
蓄積（accumulation）領域から注入され、正孔はアノー
ドより注入され、ドリフト領域の導電率の変化を生じ
る。電流はPINダイオードと同様に再結合機構で支配さ
れる。電流が増加すると、アノードより注入された正孔
の或るものは基板を経て流れ、エピタキシャル接合を順
バイアスする。基板は部分的に導電率変化し、更に再結
合に寄与する。大きな電流レベルでは、アノードから注
入された正孔はチャネル抵抗を経て流れ、２重拡散接合
を順バイアスし、かくしてラッチ・アップ（latch-up）
を生じることがある。
て、新しいタイプのデバイスすなわち横形絶縁ゲート整
流器またはLIGTとも呼ばれる横形絶縁ゲートトランジス
タ（以下LIGTという）が最近開発された。このLIGTは、
本質的には、前記の普通のタイプのLDMOS構造を、ドレ
イン領域近くに打込まれたアノード領域で変形したもの
である。このLIGTでは、オン状態の間、電流が電子−正
孔プラズマによって伝導される。電子は、ゲート下方の
蓄積（accumulation）領域から注入され、正孔はアノー
ドより注入され、ドリフト領域の導電率の変化を生じ
る。電流はPINダイオードと同様に再結合機構で支配さ
れる。電流が増加すると、アノードより注入された正孔
の或るものは基板を経て流れ、エピタキシャル接合を順
バイアスする。基板は部分的に導電率変化し、更に再結
合に寄与する。大きな電流レベルでは、アノードから注
入された正孔はチャネル抵抗を経て流れ、２重拡散接合
を順バイアスし、かくしてラッチ・アップ（latch-up）
を生じることがある。
LIGTでは、アノード領域の付加がデバイスのドリフト領
域の電流伝導機構を変える。オン状態では、電流はLDMO
Sにおけるように最初は多数キャリヤにより伝導され
る。電子はソースからゲート反転（gated inversion）
領域を経、ドリフト領域（オン抵抗に対して最も大きな
寄与体である）を経、次いでドレインに流れる。ドレイ
ン電流がドレイン領域を順バイアスするに十分な高レベ
ルに達すると、ドレインは正孔をドリフト領域に注入し
始め、中性プラズマを形成する。注入されたこれ等の少
数キャリヤの密度は、ドリフト領域の不純物のドープレ
ベルよりも高い。注入されたキャリヤはドリフト領域の
抵抗を変化し、かくして全体のオン抵抗を減ずる。注入
された少数キャリヤは基板とチャネル領域の両方に流れ
ることができる。
域の電流伝導機構を変える。オン状態では、電流はLDMO
Sにおけるように最初は多数キャリヤにより伝導され
る。電子はソースからゲート反転（gated inversion）
領域を経、ドリフト領域（オン抵抗に対して最も大きな
寄与体である）を経、次いでドレインに流れる。ドレイ
ン電流がドレイン領域を順バイアスするに十分な高レベ
ルに達すると、ドレインは正孔をドリフト領域に注入し
始め、中性プラズマを形成する。注入されたこれ等の少
数キャリヤの密度は、ドリフト領域の不純物のドープレ
ベルよりも高い。注入されたキャリヤはドリフト領域の
抵抗を変化し、かくして全体のオン抵抗を減ずる。注入
された少数キャリヤは基板とチャネル領域の両方に流れ
ることができる。
LIGTは、大電流処理能力、低いオン抵抗および高いブレ
ークダウン電圧等を含むいくつかの重要な利点を有する
が、このデバイスには従来重大な欠点があった。このLI
GTでは、ターンオフプロセスが少数キャリヤの再結合に
よって決まり、電子の除去に対し何等の接点が設けられ
ていないので、ターンオフ時間は比較的長い。代表的に
は、このターンオフ時間は３〜10マイクロ秒の範囲にあ
り、一方ターンオン時間は１マイクロ秒よりも遥かに短
い。この欠点は、前述の「インターナショナル・エレク
トロン・デバイセス・ミーティング」1984年12月号、25
8〜261頁のジヤラマンおよびルメニク氏の「コンパリズ
ン・オブ・ハイ・ボルテージ・デバイセス・フォー・パ
ワー・インテグレーテッド・サーキット（Comparison o
f High Voltage Devices for Power Integrated Circui
t）」に記載されている。
ークダウン電圧等を含むいくつかの重要な利点を有する
が、このデバイスには従来重大な欠点があった。このLI
GTでは、ターンオフプロセスが少数キャリヤの再結合に
よって決まり、電子の除去に対し何等の接点が設けられ
ていないので、ターンオフ時間は比較的長い。代表的に
は、このターンオフ時間は３〜10マイクロ秒の範囲にあ
り、一方ターンオン時間は１マイクロ秒よりも遥かに短
い。この欠点は、前述の「インターナショナル・エレク
トロン・デバイセス・ミーティング」1984年12月号、25
8〜261頁のジヤラマンおよびルメニク氏の「コンパリズ
ン・オブ・ハイ・ボルテージ・デバイセス・フォー・パ
ワー・インテグレーテッド・サーキット（Comparison o
f High Voltage Devices for Power Integrated Circui
t）」に記載されている。
したがって本発明の目的は、大電流処理能力、低いオン
抵抗および高いブレークダウン電圧を有し、バイポーラ
およびMOS制御回路にプロセスが匹敵する横形絶縁ゲー
トトランジスタを得ることにある。
抵抗および高いブレークダウン電圧を有し、バイポーラ
およびMOS制御回路にプロセスが匹敵する横形絶縁ゲー
トトランジスタを得ることにある。
更に本発明の目的は、高速スイッチング特性をも示す前
述の利点を有するLIGTデバイスを得ることにある。
述の利点を有するLIGTデバイスを得ることにある。
本発明は、冒頭に記載したタイプの横形絶縁ゲートトラ
ンジスタにおいて、表面隣接アノード領域はエピタキシ
ャル層内に位置し、表面隣接ドレイン領域と結合された
ことを特徴とするものである。
ンジスタにおいて、表面隣接アノード領域はエピタキシ
ャル層内に位置し、表面隣接ドレイン領域と結合された
ことを特徴とするものである。
本発明の好ましい実施態様では、隣接した表面隣接ドレ
イン領域と表面隣接アノード領域とは互いに並んで直接
に接触し、アノード電極は前記の表面隣接ドレイン領域
と表面隣接アノード領域の両方と直接に接触する。別の
好ましい実施態様では、表面隣接ドレイン領域と表面隣
接アノード領域とは直接に接触せず、高濃度にドープさ
れた第２導電形の表面隣接領域が設けられ、この場合表
面隣接アノード領域はこの高濃度にドープされた表面隣
接領域内に位置する。この実施態様では、アノード電極
は直接に表面隣接アノード領域と接続され、表面隣接ド
レイン領域とは抵抗素子を経て結合される。
イン領域と表面隣接アノード領域とは互いに並んで直接
に接触し、アノード電極は前記の表面隣接ドレイン領域
と表面隣接アノード領域の両方と直接に接触する。別の
好ましい実施態様では、表面隣接ドレイン領域と表面隣
接アノード領域とは直接に接触せず、高濃度にドープさ
れた第２導電形の表面隣接領域が設けられ、この場合表
面隣接アノード領域はこの高濃度にドープされた表面隣
接領域内に位置する。この実施態様では、アノード電極
は直接に表面隣接アノード領域と接続され、表面隣接ド
レイン領域とは抵抗素子を経て結合される。
表面隣接アノード領域を前述の何れかの方法で設け、表
面隣接アノード領域と表面隣接ドレイン領域の両方を共
通のアノード−ドレイン電極と適当に接触することによ
り、従来のデバイスの利点を保ち更に高速スイッチング
特性を示すLIGTが得られる。
面隣接アノード領域と表面隣接ドレイン領域の両方を共
通のアノード−ドレイン電極と適当に接触することによ
り、従来のデバイスの利点を保ち更に高速スイッチング
特性を示すLIGTが得られる。
以下に本発明を図面の実施態様によって更に詳しく説明
する。
する。
第１図は高電圧に適した高速スイッチング横形絶縁ゲー
トトランジスタを示す。図面は寸法比を無視したもの
で、特に垂直方向の寸法は分り易くするために誇張して
あることに留意され度い。更に、同一導電形の半導体領
域は同じ方向の線影で示してある。
トトランジスタを示す。図面は寸法比を無視したもの
で、特に垂直方向の寸法は分り易くするために誇張して
あることに留意され度い。更に、同一導電形の半導体領
域は同じ方向の線影で示してある。
第１図において、横形デバイス１は第１導電形、ここで
はｐ形の半導体基板10を有し、この基板は、前記の第１
導電形と反対の第２導電形、ここではｎ形のエピタキシ
ャル層12をその第１主表面11上に有する。第１導電形の
表面隣接チャネル領域16が前記のエピタキシャル層に設
けられ、このエピタキシャル層とｐ−ｎ接合17を形成す
る。第２導電形の表面隣接ソース領域14が前記のチャネ
ル領域16内に設けられ、やはり第２導電形の表面隣接ド
レイン領域20が前記のチャネル領域16と離れた位置でエ
ピタキシャル層12内に設けられる。チャネル領域16は、
ソースとドレイン間に位置してデバイスのチャネルを形
成する表面隣接部分18を有する。絶縁層22がエピタキシ
ャル層12上に設けられ、少なくともトランジスタのソー
スとドレイン間にあるチャネル領域16の部分を覆う。絶
縁層22は段のある層として示され、酸化シリコンより成
るが、本発明の要旨を逸脱しない範囲においてその他の
形状および絶縁材料を使用することもできる。ゲート電
極24（端子Ｇ）がチャネル18上方の絶縁層22上に設けら
れ、ソース電極26とドレイン電極28（夫々端子Ｓおよび
Ｄ）がトランジスタのソースおよびドレイン領域に電気
接続を与える。基板電極29（端子SS）は基板の下側に第
２の主表面13への電気接続を与える。この（今迄説明し
た）一般的な形のデバイスは当該技術においてよく知ら
れているので、これ以上の詳細は省略する。前述のコラ
ク氏外の論文に記載された低減表面電界技術は、この形
のデバイスの「オン」抵抗および／またはブレークダウ
ン電圧を改良するのに用いることができる。エピタキシ
ャル層の厚さを約３〜５マイクロメータ迄著しく減少
し、一方同時に許容「オン」抵抗値を維持するためにド
ープレベルを増すことによって、高電圧ブレークダウン
特性の著しい改良を得ることができる。したがって、今
迄記載したこのデバイスは、エピタキシャル層12に対し
て適当な厚さと抵抗値が選ばれたものと想定すればやは
りRESURF MOSデバイスと言える。RESURF技術によれば、
ドープ濃度とエピタキシャル層の厚さとの積（Nepi×d
epi）は代表的には略々２×1012atims/cm2であるべきで
ある。この技術を用いて、従来のデバイスと同じ面積を
占めるデバイスに対し同じブレークダウン電圧を保ちな
がら「オン」抵抗を約1/3に減少することができる。
はｐ形の半導体基板10を有し、この基板は、前記の第１
導電形と反対の第２導電形、ここではｎ形のエピタキシ
ャル層12をその第１主表面11上に有する。第１導電形の
表面隣接チャネル領域16が前記のエピタキシャル層に設
けられ、このエピタキシャル層とｐ−ｎ接合17を形成す
る。第２導電形の表面隣接ソース領域14が前記のチャネ
ル領域16内に設けられ、やはり第２導電形の表面隣接ド
レイン領域20が前記のチャネル領域16と離れた位置でエ
ピタキシャル層12内に設けられる。チャネル領域16は、
ソースとドレイン間に位置してデバイスのチャネルを形
成する表面隣接部分18を有する。絶縁層22がエピタキシ
ャル層12上に設けられ、少なくともトランジスタのソー
スとドレイン間にあるチャネル領域16の部分を覆う。絶
縁層22は段のある層として示され、酸化シリコンより成
るが、本発明の要旨を逸脱しない範囲においてその他の
形状および絶縁材料を使用することもできる。ゲート電
極24（端子Ｇ）がチャネル18上方の絶縁層22上に設けら
れ、ソース電極26とドレイン電極28（夫々端子Ｓおよび
Ｄ）がトランジスタのソースおよびドレイン領域に電気
接続を与える。基板電極29（端子SS）は基板の下側に第
２の主表面13への電気接続を与える。この（今迄説明し
た）一般的な形のデバイスは当該技術においてよく知ら
れているので、これ以上の詳細は省略する。前述のコラ
ク氏外の論文に記載された低減表面電界技術は、この形
のデバイスの「オン」抵抗および／またはブレークダウ
ン電圧を改良するのに用いることができる。エピタキシ
ャル層の厚さを約３〜５マイクロメータ迄著しく減少
し、一方同時に許容「オン」抵抗値を維持するためにド
ープレベルを増すことによって、高電圧ブレークダウン
特性の著しい改良を得ることができる。したがって、今
迄記載したこのデバイスは、エピタキシャル層12に対し
て適当な厚さと抵抗値が選ばれたものと想定すればやは
りRESURF MOSデバイスと言える。RESURF技術によれば、
ドープ濃度とエピタキシャル層の厚さとの積（Nepi×d
epi）は代表的には略々２×1012atims/cm2であるべきで
ある。この技術を用いて、従来のデバイスと同じ面積を
占めるデバイスに対し同じブレークダウン電圧を保ちな
がら「オン」抵抗を約1/3に減少することができる。
前述のジヤラマン，ルメニク氏外の刊行物に記載されて
いるように、ドレイン領域内に第１導電形のアノード領
域を加えることによって前述の形のMOS構造を変形する
ことにより基本的な横形絶縁ゲートトランジスタ構造が
得られる。この形の代表的な従来技術のLIGTデバイスは
前記の著者の論文の第１（ｂ）図に示されている。前に
述べたように、この形のLIGTデバイスは幾つかの重要な
利点を有するが、ターンオフ時間が比較的長い（３〜10
マイクロセカンド）という大きな欠点を有する。この欠
点を克服するこめに、第１図のデバイスは第１導電形、
ここではｐ形の表面隣接アノード領域21を、エピタキシ
ャル領域20内に、ドレイン領域20に隣接し且つこれと接
触して付加的に有する。このデバイスは更に、アノード
領域21とドレイン領域20の両方と接触し、したがってこ
の場合アノート−ドレイン（Ａ−Ｄ）電極となるドレイ
ン電極28を付加的に有する。
いるように、ドレイン領域内に第１導電形のアノード領
域を加えることによって前述の形のMOS構造を変形する
ことにより基本的な横形絶縁ゲートトランジスタ構造が
得られる。この形の代表的な従来技術のLIGTデバイスは
前記の著者の論文の第１（ｂ）図に示されている。前に
述べたように、この形のLIGTデバイスは幾つかの重要な
利点を有するが、ターンオフ時間が比較的長い（３〜10
マイクロセカンド）という大きな欠点を有する。この欠
点を克服するこめに、第１図のデバイスは第１導電形、
ここではｐ形の表面隣接アノード領域21を、エピタキシ
ャル領域20内に、ドレイン領域20に隣接し且つこれと接
触して付加的に有する。このデバイスは更に、アノード
領域21とドレイン領域20の両方と接触し、したがってこ
の場合アノート−ドレイン（Ａ−Ｄ）電極となるドレイ
ン電極28を付加的に有する。
第１図の構造では、アノード領域21は、例えば、約1020
atoms/cm3のドープ濃度と約１ミクロンの厚さを有する
高濃度ドープｐ形領域である。このデバイスの構造の残
りの部分は、米国特許第4,300,150号に記載されている
ような横形MOSおよびRESORFトランジスタの製造に対す
る通常の技法に従って形づくられ、ドープされる。
atoms/cm3のドープ濃度と約１ミクロンの厚さを有する
高濃度ドープｐ形領域である。このデバイスの構造の残
りの部分は、米国特許第4,300,150号に記載されている
ような横形MOSおよびRESORFトランジスタの製造に対す
る通常の技法に従って形づくられ、ドープされる。
第２図はアノード−ドレイン形態の別の実施態様を示
す。この第２図では、デバイスのｐ形アノード領域21は
約1017〜1018atoms/cm3のドープ濃度と約1.5ミクロンの
厚さのｎ形の表面隣接領域23内に設けられる。ｎ形の表
面隣接ドレイン領域20はこの場合アノード領域に隣接す
るが直接に接触していない。この表面隣接ドレイン領域
20は、ポリシリコンまたはその他の適当な抵抗材料より
成るものでよい抵抗素子30によってアノード領域21と結
合されている。この抵抗素子30と高濃度ドープ表面隣接
領域23またはエピタキシャル表面層12との電気接触を防
ぐために、第２図に示すように絶縁層22の一部が抵抗素
子30の下方に設けられる。第２図に示したデバイスは、
その構造が前述の第１図のデバイスと相違するために、
抵抗素子30上にアノード−ドレイン電極を設けることに
よって完成される。このアノード−ドレイン電極28の一
部はアノード領域21の真上に設けられ、このためこのア
ノード−ドレイン電極は、抵抗素子30の厚さ（第２図で
は著しく誇張して示してある）を経て実質的に直接に或
いは抵抗素子の窓を経て直接にアノード領域21と接続さ
れる。その上、このアノード−ドレイン電極は、抵抗素
子30の略々全長に沿った直列抵抗によって表面隣接ドレ
イン領域20と接続される。この長さは、所望の抵抗を得
るために適当に選ぶことができる。
す。この第２図では、デバイスのｐ形アノード領域21は
約1017〜1018atoms/cm3のドープ濃度と約1.5ミクロンの
厚さのｎ形の表面隣接領域23内に設けられる。ｎ形の表
面隣接ドレイン領域20はこの場合アノード領域に隣接す
るが直接に接触していない。この表面隣接ドレイン領域
20は、ポリシリコンまたはその他の適当な抵抗材料より
成るものでよい抵抗素子30によってアノード領域21と結
合されている。この抵抗素子30と高濃度ドープ表面隣接
領域23またはエピタキシャル表面層12との電気接触を防
ぐために、第２図に示すように絶縁層22の一部が抵抗素
子30の下方に設けられる。第２図に示したデバイスは、
その構造が前述の第１図のデバイスと相違するために、
抵抗素子30上にアノード−ドレイン電極を設けることに
よって完成される。このアノード−ドレイン電極28の一
部はアノード領域21の真上に設けられ、このためこのア
ノード−ドレイン電極は、抵抗素子30の厚さ（第２図で
は著しく誇張して示してある）を経て実質的に直接に或
いは抵抗素子の窓を経て直接にアノード領域21と接続さ
れる。その上、このアノード−ドレイン電極は、抵抗素
子30の略々全長に沿った直列抵抗によって表面隣接ドレ
イン領域20と接続される。この長さは、所望の抵抗を得
るために適当に選ぶことができる。
第３図と第４図は夫々第１図と第２図のデバイスの変形
実施態様に相当する。第３図と第４図のデバイス３と４
は前に述べた実施態様と次の点で相違する。すなわち、
これ等のデバイスには基板10の第１主表面11にあって表
面隣接ソース領域と表面隣接チャネル領域下方に位置す
る約５×1016atoms/cm3のドープレベルのｐ形の第１埋
込層32が設けられている。ｎ形の約1017atoms/cm3のド
ープレベルの第２埋込層34も、第１主表面11にあって表
面隣接アノード領域21と表面隣接ドレイン領域20の下方
に設けられている。この等の埋込層32と34の厚さは約１
〜５ミクロンの間でよい。
実施態様に相当する。第３図と第４図のデバイス３と４
は前に述べた実施態様と次の点で相違する。すなわち、
これ等のデバイスには基板10の第１主表面11にあって表
面隣接ソース領域と表面隣接チャネル領域下方に位置す
る約５×1016atoms/cm3のドープレベルのｐ形の第１埋
込層32が設けられている。ｎ形の約1017atoms/cm3のド
ープレベルの第２埋込層34も、第１主表面11にあって表
面隣接アノード領域21と表面隣接ドレイン領域20の下方
に設けられている。この等の埋込層32と34の厚さは約１
〜５ミクロンの間でよい。
前述した本発明の横形トランジスタは、約７ミクロンの
厚さと約3.0×1015atoms/cm3のドープレベルを有するｎ
形エピタキシャル層がその上に成長された約5.0×104at
oms/cm3のドープレベルを有するｐ形基板を出発原料と
してつくられる。次いで、ソース、チャネル、アノー
ド、ドレインの各領域と表面隣接領域（第２図および第
４図に存する）が通常のイオン打込および拡散技法で設
けられる。ｎ形領域のドープレベルは代表的には約1020
atoms/cm3で、ｐ形領域のドープレベルは約1018atoms/c
m3でよい。このデバイス構造は次いで通常のように酸化
シリコンたは同等の誘電体の絶縁層22、ポリシリコンま
たは同等の抵抗素子30およびソース、ゲート、基板なら
びにアノード−ドレイン電極を設けることによって完成
される。
厚さと約3.0×1015atoms/cm3のドープレベルを有するｎ
形エピタキシャル層がその上に成長された約5.0×104at
oms/cm3のドープレベルを有するｐ形基板を出発原料と
してつくられる。次いで、ソース、チャネル、アノー
ド、ドレインの各領域と表面隣接領域（第２図および第
４図に存する）が通常のイオン打込および拡散技法で設
けられる。ｎ形領域のドープレベルは代表的には約1020
atoms/cm3で、ｐ形領域のドープレベルは約1018atoms/c
m3でよい。このデバイス構造は次いで通常のように酸化
シリコンたは同等の誘電体の絶縁層22、ポリシリコンま
たは同等の抵抗素子30およびソース、ゲート、基板なら
びにアノード−ドレイン電極を設けることによって完成
される。
動作の面からは、本発明のLIGTDデバイスは、従来のLDM
OSTデバイスと略々同様に接続され、働く。LIGTの一般
的な動作特性は前述のジヤラマンおよびルメニク氏外の
刊行物に或る程度詳しく記載されている。本発明のデバ
イスは、やはり比較的高速ターンオフ時間を特徴とする
構造にLIGT形のデバイスの前記の利点を組込むために開
発されたものである。これは、本発明によれば、デバイ
スのアノード、ドレインおよびオノード−ドレイン電極
の幾つかの独特の形態によって達成される。ジヤラマン
およびルメニク氏外の論文の第1b図に示されたような従
来のLIGTデバイスでは、ドリフト領域から少数キャリヤ
を除くための接触通路が設けられていないので、ターン
オフプロセスは少数キャリヤの再結合によって決まる。
本発明では、デバイスのドレイン−アノード部分を変え
て２つの領域を設け、次いでこれ等領域の両方をアノー
ド−ドレイン電極と接続することによって前記の問題を
克服したものである。このように、少数キャリヤは早く
除かれ、したがってターンオフ時間は著しく減少され
る。例えば、第１図に従ってつくった実験デバイスで
は、測定されたターンオフ時間は約150ナノ秒であっ
た。これは従来のものに対し少なくとも20倍の改良であ
る。このデバイスはまたドレイン電極で少なくとも100
ボルトでスイッチすることができ、オン抵抗は、匹敵す
るLDMOSトランジスタの1/5であった。オフ状態では、ゲ
ート、ソースおよび基板は０ボルトで、ドレインは100
ボルトであった。オン状態では、ソースと基板は０ボル
トで、20ボルトの電圧がゲートに加えられた。僅かな過
渡の後、ドレイン電圧は約１ボルトで安定された。
OSTデバイスと略々同様に接続され、働く。LIGTの一般
的な動作特性は前述のジヤラマンおよびルメニク氏外の
刊行物に或る程度詳しく記載されている。本発明のデバ
イスは、やはり比較的高速ターンオフ時間を特徴とする
構造にLIGT形のデバイスの前記の利点を組込むために開
発されたものである。これは、本発明によれば、デバイ
スのアノード、ドレインおよびオノード−ドレイン電極
の幾つかの独特の形態によって達成される。ジヤラマン
およびルメニク氏外の論文の第1b図に示されたような従
来のLIGTデバイスでは、ドリフト領域から少数キャリヤ
を除くための接触通路が設けられていないので、ターン
オフプロセスは少数キャリヤの再結合によって決まる。
本発明では、デバイスのドレイン−アノード部分を変え
て２つの領域を設け、次いでこれ等領域の両方をアノー
ド−ドレイン電極と接続することによって前記の問題を
克服したものである。このように、少数キャリヤは早く
除かれ、したがってターンオフ時間は著しく減少され
る。例えば、第１図に従ってつくった実験デバイスで
は、測定されたターンオフ時間は約150ナノ秒であっ
た。これは従来のものに対し少なくとも20倍の改良であ
る。このデバイスはまたドレイン電極で少なくとも100
ボルトでスイッチすることができ、オン抵抗は、匹敵す
るLDMOSトランジスタの1/5であった。オフ状態では、ゲ
ート、ソースおよび基板は０ボルトで、ドレインは100
ボルトであった。オン状態では、ソースと基板は０ボル
トで、20ボルトの電圧がゲートに加えられた。僅かな過
渡の後、ドレイン電圧は約１ボルトで安定された。
デバイスの設計に柔軟性を付加するために、ドレイン領
域20をアノード領域21およびアノード−ドレイン電極28
に結合する抵抗素子30を用いた第２図の実施態様を採用
してもよい。この実施態様では、低い電流レベルにおい
て、ソース電流は主としてドレイン領域20に流れ、次い
で抵抗素子30（代表例として約１〜５オーム）を経、次
いでアノード−ドレイン電極28に流れる。ゲート電圧の
増加によって電流が増加すると、アノード領域21は十分
なキャリヤを供給してエピタキシャル層の導電率を変
え、電流の大部分はアノード領域に、次いで実質的に直
接にアノード−ドレイン電極28に流れる。ドレイン領域
およびアノード領域からアノード−ドレイン電極28に流
れる電流の割合は、アノード領域とドレイン領域との距
離およびエピタキシャル層の抵抗率だけでなく、抵抗素
子30の抵抗値を選ぶことによっても制御することができ
る。前の実施態様におけるように、少数キャリヤをドレ
イン領域を経て除く通路を設けることによりターンオフ
時間は著しく改良され、この動作モードは従来の構造で
は不可能である。
域20をアノード領域21およびアノード−ドレイン電極28
に結合する抵抗素子30を用いた第２図の実施態様を採用
してもよい。この実施態様では、低い電流レベルにおい
て、ソース電流は主としてドレイン領域20に流れ、次い
で抵抗素子30（代表例として約１〜５オーム）を経、次
いでアノード−ドレイン電極28に流れる。ゲート電圧の
増加によって電流が増加すると、アノード領域21は十分
なキャリヤを供給してエピタキシャル層の導電率を変
え、電流の大部分はアノード領域に、次いで実質的に直
接にアノード−ドレイン電極28に流れる。ドレイン領域
およびアノード領域からアノード−ドレイン電極28に流
れる電流の割合は、アノード領域とドレイン領域との距
離およびエピタキシャル層の抵抗率だけでなく、抵抗素
子30の抵抗値を選ぶことによっても制御することができ
る。前の実施態様におけるように、少数キャリヤをドレ
イン領域を経て除く通路を設けることによりターンオフ
時間は著しく改良され、この動作モードは従来の構造で
は不可能である。
最後に、第１図と第２図に示したデバイスの高電圧ブレ
ークダウン特性は第３図と第４図の実施態様に示すよう
に埋込層32と34を設けることにより更にこれを改良する
ことができる。これ等の構造では、埋込層32はｐ形で、
ブレークダウン電圧をエンハンスする役をし、一方埋込
層34はｎ形で、突抜け現象（punch-through）を防ぐ役
をする。埋込層32のドープレベルは約５×1016atoms/cm
3で、埋込層34のドープレベルは約1017atoms/cm3であ
る。
ークダウン特性は第３図と第４図の実施態様に示すよう
に埋込層32と34を設けることにより更にこれを改良する
ことができる。これ等の構造では、埋込層32はｐ形で、
ブレークダウン電圧をエンハンスする役をし、一方埋込
層34はｎ形で、突抜け現象（punch-through）を防ぐ役
をする。埋込層32のドープレベルは約５×1016atoms/cm
3で、埋込層34のドープレベルは約1017atoms/cm3であ
る。
要約すると、本発明のデバイスは、大電流処理能力、低
いオン抵抗および高いブレークダウン電圧のような従来
のLIGTデバイスに関する利点のすべてを得ることがで
き、一方同時に従来構造の重大な欠点すなわちこの種の
デバイスに固有な比較的長いターンオフ時間を克服した
ものである。
いオン抵抗および高いブレークダウン電圧のような従来
のLIGTデバイスに関する利点のすべてを得ることがで
き、一方同時に従来構造の重大な欠点すなわちこの種の
デバイスに固有な比較的長いターンオフ時間を克服した
ものである。
以上本発明を図の好ましい実施態様で説明したが、本発
明の要旨を逸脱しない範囲において形状および詳細の種
々の変更が可能であることは当業者に明らかであろう。
明の要旨を逸脱しない範囲において形状および詳細の種
々の変更が可能であることは当業者に明らかであろう。
第１図は本発明の横形絶縁ゲートトランジスタの一実施
態様の断面図、 第２図は別の実施態様の同様断面図、 第３図は第１図の変形実施態様の断面図、 第４図は第２図の変形実施態様の断面図である。 10……基板、11……第１主表面 12……エピタキシャル層、13……第２主表面 14……表面隣接ソース領域 16……表面隣接チャネル領域 17……ｐ−ｎ接合 20……表面隣接ドレイン領域 21……表面隣接アノード領域 22……絶縁層、23……表面隣接領域 24……ゲート電極、26……ソース電極 28……ドレイン電極、30……抵抗素子 32……第１埋込層、34……第２埋込層
態様の断面図、 第２図は別の実施態様の同様断面図、 第３図は第１図の変形実施態様の断面図、 第４図は第２図の変形実施態様の断面図である。 10……基板、11……第１主表面 12……エピタキシャル層、13……第２主表面 14……表面隣接ソース領域 16……表面隣接チャネル領域 17……ｐ−ｎ接合 20……表面隣接ドレイン領域 21……表面隣接アノード領域 22……絶縁層、23……表面隣接領域 24……ゲート電極、26……ソース電極 28……ドレイン電極、30……抵抗素子 32……第１埋込層、34……第２埋込層
Claims (6)
- 【請求項１】第１導電形の半導体基板、この基板の第１
主表面上の前記の導電形と反対の第２導電形のエピタキ
シャル層、このエピタキシャル層内にあってこれとｐ−
ｎ接合を形成する第１導電形の表面隣接チャネル領域、
このチャネル領域内にある第２導電形の表面隣接ソース
領域、前記のエピタキシャル層内にあって前記の表面隣
接チャネル領域から離れた第２導電形の表面隣接ドレイ
ン領域、前記のエピタキシャル層上にあって少なくとも
前記の表面隣接ソース領域と表面隣接ドレイン領域間に
位置する表面隣接チャネル領域部分を被覆する絶縁層、
前記の表面隣接チャネル領域部分の上方で前記絶縁層上
にあり、前記の表面層より絶縁されたゲート電極、前記
の表面隣接ドレイン領域に隣接した第１導電形の表面隣
接アノード領域、この表面隣接アノード領域と接続され
たアノード電極、前記の表面隣接ソース領域と接続され
たソース電極、および前記の基板の第１主表面と反対側
の第２主表面上の基板電極を有する横形絶縁ゲートトラ
ンジスタにおいて、前記の表面隣接アノード領域は前記
のエピタキシャル層内に位置し、前記の表面隣接ドレイ
ン領域と結合されたことを特徴とする横形絶縁ゲートト
ランジスタ。 - 【請求項２】隣接した表面隣接ドレイン領域と表面隣接
アノード領域とは互に並んで直接に接触し、アノード電
極は前記の表面隣接ドレイン領域と表面隣接アノード領
域の両方と直接に接触する特許請求の範囲第１項記載の
横形絶縁ゲートトランジスタ。 - 【請求項３】隣接した表面隣接ドレイン領域と表面隣接
アノード領域とは直接に接触せず、更に第２導電形の表
面隣接領域を有し、前記の表面隣接アノード領域は高濃
度にドープされたこの表面隣接領域内に設けられた特許
請求の範囲第１項記載の横形絶縁ゲートトランジスタ。 - 【請求項４】アノード電極は、抵抗素子を経て表面隣接
ドレイン領域と結合された特許請求の範囲第３項記載の
横形絶縁ゲートトランジスタ。 - 【請求項５】基板の第１主表面にあって表面隣接ソース
領域と表面隣接チャネル領域の下方に位置する第１導電
形の第１埋込層と、基板の第１主表面にあって表面隣接
アノード領域と表面隣接ドレイン領域の下方に位置する
第２導電形の第２埋込層とを更に有する特許請求の範囲
第２項記載の横形絶縁ゲートトランジスタ。 - 【請求項６】エピタキシャル層のドープ濃度とその厚さ
の積が約２×1012atoms/cm2である特許請求の範囲第１
項から第５項の何れかの１項記載の横形絶縁ゲートトラ
ンジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80278185A | 1985-11-27 | 1985-11-27 | |
| US802781 | 1985-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131580A JPS62131580A (ja) | 1987-06-13 |
| JPH0732249B2 true JPH0732249B2 (ja) | 1995-04-10 |
Family
ID=25184664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27889386A Expired - Lifetime JPH0732249B2 (ja) | 1985-11-27 | 1986-11-25 | 高速スイツチング横形絶縁ゲ−トトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (2) | EP0228107B1 (ja) |
| JP (1) | JPH0732249B2 (ja) |
| CA (1) | CA1252225A (ja) |
| DE (2) | DE3650606T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380569A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
| JPS6459947A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Semiconductor device |
| JPH0680832B2 (ja) * | 1987-09-30 | 1994-10-12 | 日本電気株式会社 | 半導体装置 |
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