JPS62131580A - 高速スイツチング横形絶縁ゲ−トトランジスタ - Google Patents
高速スイツチング横形絶縁ゲ−トトランジスタInfo
- Publication number
- JPS62131580A JPS62131580A JP27889386A JP27889386A JPS62131580A JP S62131580 A JPS62131580 A JP S62131580A JP 27889386 A JP27889386 A JP 27889386A JP 27889386 A JP27889386 A JP 27889386A JP S62131580 A JPS62131580 A JP S62131580A
- Authority
- JP
- Japan
- Prior art keywords
- adjacent
- region
- anode
- conductivity type
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010410 layer Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000002344 surface layer Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 15
- 239000000969 carrier Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000006872 improvement Effects 0.000 description 6
- 238000005215 recombination Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- NLZUEZXRPGMBCV-UHFFFAOYSA-N Butylhydroxytoluene Chemical compound CC1=CC(C(C)(C)C)=C(O)C(C(C)(C)C)=C1 NLZUEZXRPGMBCV-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 241001669573 Galeorhinus galeus Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、第１導電形の半導体基板、この基板の第１主
表面上の前記の導電形と反対の第２導電形のエピタキシ
ャル層、このエピタキシャル層内にあってこれとｐ−ｎ
接合を形成する第１導電形の表面隣接チャＩ、外領域、
このチャネル領域内にある第２導電形の表面隣接ソース
領域、前記のエピタキシャル層内にあって前記の表面隣
接チャネル領域から離れた第２導電形の表面隣接ドレイ
ン領域、前記のエピタキシャル層上にあって少なくとも
前記の表面隣接ソース領域と表面隣接ドレイン領域間に
位置する表面隣接チャネル領域部分を被覆する絶縁層、
前記の表面隣接チャネル領域部分の上方で前記の絶縁、
１上にあり、前記の表面層より絶縁されたゲート電極、
前記の表面隣接ドレイン領域に隣接した第１導電形の表
面隣接アノード領域、この表面隣接アノード領域と接続
されたアノード電極、前記の表面隣接ソース領域と接続
されたソース電極、および前記の基板の第１主表面と反
対側の第２主表面上の基板電極を有する横形絶縁ゲート
トランジスタに関するものである。
表面上の前記の導電形と反対の第２導電形のエピタキシ
ャル層、このエピタキシャル層内にあってこれとｐ−ｎ
接合を形成する第１導電形の表面隣接チャＩ、外領域、
このチャネル領域内にある第２導電形の表面隣接ソース
領域、前記のエピタキシャル層内にあって前記の表面隣
接チャネル領域から離れた第２導電形の表面隣接ドレイ
ン領域、前記のエピタキシャル層上にあって少なくとも
前記の表面隣接ソース領域と表面隣接ドレイン領域間に
位置する表面隣接チャネル領域部分を被覆する絶縁層、
前記の表面隣接チャネル領域部分の上方で前記の絶縁、
１上にあり、前記の表面層より絶縁されたゲート電極、
前記の表面隣接ドレイン領域に隣接した第１導電形の表
面隣接アノード領域、この表面隣接アノード領域と接続
されたアノード電極、前記の表面隣接ソース領域と接続
されたソース電極、および前記の基板の第１主表面と反
対側の第２主表面上の基板電極を有する横形絶縁ゲート
トランジスタに関するものである。
このようなデバイスは「インターナショナル・エレクト
ロン・デバイセス・ミーティング（Ｉｎｔｅｒ−ｎａｔ
ｉｏｎａｌ ８１ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ： ＩＥＤＭ）Ｊ１９８４年１２月
号の２５８〜２６１頁にジャラマン（Ｇａｙａｒａｍａ
ｎ） およびルメニク（Ｒｕｍｅｎｎｉｋ）氏により記
載されている。
ロン・デバイセス・ミーティング（Ｉｎｔｅｒ−ｎａｔ
ｉｏｎａｌ ８１ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ： ＩＥＤＭ）Ｊ１９８４年１２月
号の２５８〜２６１頁にジャラマン（Ｇａｙａｒａｍａ
ｎ） およびルメニク（Ｒｕｍｅｎｎｉｋ）氏により記
載されている。
ＭＯＳデバイスは当該技術では公知であり、代表的な従
来技術の高電圧横形ＤＭＯ３）ランジスクは米国特許第
４．３００．１５０号の第１図に記載されている。この
デバイスは、第１導電形（ｐ形）の半導体基板、この基
板の主表面上の第２導電形（ｎ形）のエピタキシャル層
、このエピタキシャルＵ内の第１導電形の表面隣接チャ
ネル領域、この表面隣接チャネル領域内の第２導電形の
表面隣接ソース領域、および前記のエピタキシャル層内
にあって前記の表面隣接チャネル領域から離された第２
導電形の表面隣接ドレイン領域を有する。
来技術の高電圧横形ＤＭＯ３）ランジスクは米国特許第
４．３００．１５０号の第１図に記載されている。この
デバイスは、第１導電形（ｐ形）の半導体基板、この基
板の主表面上の第２導電形（ｎ形）のエピタキシャル層
、このエピタキシャルＵ内の第１導電形の表面隣接チャ
ネル領域、この表面隣接チャネル領域内の第２導電形の
表面隣接ソース領域、および前記のエピタキシャル層内
にあって前記の表面隣接チャネル領域から離された第２
導電形の表面隣接ドレイン領域を有する。
前記のエピタキシャル層上には絶縁層が設けられ、少な
くとも表面隣接ソース領域と表面隣接ドレイン領域間に
ある表面隣接チャネル領域部分を被覆する。ゲート電極
が、表面隣接ソース領域と表面隣接ドレイン間にある表
面隣接チャネル領域上方に、前記の絶縁層上に設けられ
、この絶縁層（ゲート酸化物と呼ばれる）によってエピ
タキシャル層から絶縁され、一方、ソース電極とドレイ
ン電極が夫々トランジスタの表面隣接ソース領域と表面
隣接ドレイン領域に接続されている。このような従来技
術の高電圧ＤＭＯ３ｌ−ランジスフは、約２５０ ボル
トのブレークダウン電圧に対し約２５〜３０ミクロン台
の比較的厚いエピタキシャル層を有するのがその典型で
ある。
くとも表面隣接ソース領域と表面隣接ドレイン領域間に
ある表面隣接チャネル領域部分を被覆する。ゲート電極
が、表面隣接ソース領域と表面隣接ドレイン間にある表
面隣接チャネル領域上方に、前記の絶縁層上に設けられ
、この絶縁層（ゲート酸化物と呼ばれる）によってエピ
タキシャル層から絶縁され、一方、ソース電極とドレイ
ン電極が夫々トランジスタの表面隣接ソース領域と表面
隣接ドレイン領域に接続されている。このような従来技
術の高電圧ＤＭＯ３ｌ−ランジスフは、約２５０ ボル
トのブレークダウン電圧に対し約２５〜３０ミクロン台
の比較的厚いエピタキシャル層を有するのがその典型で
ある。
高電圧半導体デバイスのブレークダウン特性は「インタ
ーナショナル・エレクトロニック・デバイセス・ミーテ
ィング・テクニカル・ダイジェスト（［ｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏ旧ｃ Ｄｅｖｉｃｅｓ
ＭｅｅｔｉｎｇＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
）１９７９ 年１２月号の２３８〜２４０頁のアペルズ
（Ａｐｐｅｌｓ）氏外の「ハイ・ボルテージ・シン・レ
イヤー・デバイセス（ｔｌｉｇｈ Ｖｏｌｔａｇｅ Ｓ
ｈ＋ｎＬａ１ｙｅｒ Ｄｅｖｉｃｅｓ： ＲＥＳＬＩＲ
Ｆ Ｄｅｖｉｃｅｓ）および米国特許第４．２９２．６
４２号に記載されているような低減表面電界（ＲＥｄｕ
ｃｅｄ ５ＩＪＲｆａｃｅ Ｆｉｅｌｄ またはＲＥ
ＳＵＲ）技術を用いることによって改良できることがわ
かっている。本質的には、ＲＥＳＬＩＲＦ デバイス
の改良されたブレークダウン特性は表面電界を低減する
ためにより薄いけれどもより高擢度にドープされたエピ
タキンヤル層を用いることによって達せられる。その上
、例えば、米国特許第４．３００．１５０号および特開
昭５６−４５０７４号公報に示されているような、直接
の外部接続部をもたない表面および埋込領域がＭＯＳデ
バイス内の表面電界を再分布するために用いられている
。
ーナショナル・エレクトロニック・デバイセス・ミーテ
ィング・テクニカル・ダイジェスト（［ｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏ旧ｃ Ｄｅｖｉｃｅｓ
ＭｅｅｔｉｎｇＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
）１９７９ 年１２月号の２３８〜２４０頁のアペルズ
（Ａｐｐｅｌｓ）氏外の「ハイ・ボルテージ・シン・レ
イヤー・デバイセス（ｔｌｉｇｈ Ｖｏｌｔａｇｅ Ｓ
ｈ＋ｎＬａ１ｙｅｒ Ｄｅｖｉｃｅｓ： ＲＥＳＬＩＲ
Ｆ Ｄｅｖｉｃｅｓ）および米国特許第４．２９２．６
４２号に記載されているような低減表面電界（ＲＥｄｕ
ｃｅｄ ５ＩＪＲｆａｃｅ Ｆｉｅｌｄ またはＲＥ
ＳＵＲ）技術を用いることによって改良できることがわ
かっている。本質的には、ＲＥＳＬＩＲＦ デバイス
の改良されたブレークダウン特性は表面電界を低減する
ためにより薄いけれどもより高擢度にドープされたエピ
タキンヤル層を用いることによって達せられる。その上
、例えば、米国特許第４．３００．１５０号および特開
昭５６−４５０７４号公報に示されているような、直接
の外部接続部をもたない表面および埋込領域がＭＯＳデ
バイス内の表面電界を再分布するために用いられている
。
このＲＥＳＵＲ技術は「アイ・イー・イー・エレクトロ
ン・デバイセス・レターズ（ｌεＥＥε１ｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ） Ｊ １９３Ｑ年４
月号、Ｖｏｌ、口ＤＬ−１゜５１〜５３頁のコラク氏外
の「ラテラル・Ｄ 、ｌ、Ｉｎ Ｓ・パワー・トランジ
スタ・デザインＣＬａｔｅｒａｌ Ｄ＆ｌＯ３１０３Ｐ
ｏ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｓｉｇｎ） Ｊに報告
されているように、横形二重拡散！、ｌＯ３）ランジス
フに用いられ、その結果は、デバイス特性の著しい改良
であった。高電圧Ｄ Ｍ ＯＳデバイスでは、比較的低
いオン抵抗を保ちながらブレークダウン電圧を増すとい
う目的で、ブレークダウン電圧とオン抵抗の間にトレー
ドオフがるのが普通である。ＲＥＳＵＲＦ技術を用い、
参照のためブレークダウン電圧を一定とする吉、従来の
（ｊワいエビタキン１．ル層の）ＤｊｌＯＳデバイスと
同じ面積を占めるデバイスで約′）倍のン３ン抵抗の改
良（例えば減少）を得ることができろ。
ン・デバイセス・レターズ（ｌεＥＥε１ｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ） Ｊ １９３Ｑ年４
月号、Ｖｏｌ、口ＤＬ−１゜５１〜５３頁のコラク氏外
の「ラテラル・Ｄ 、ｌ、Ｉｎ Ｓ・パワー・トランジ
スタ・デザインＣＬａｔｅｒａｌ Ｄ＆ｌＯ３１０３Ｐ
ｏ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｓｉｇｎ） Ｊに報告
されているように、横形二重拡散！、ｌＯ３）ランジス
フに用いられ、その結果は、デバイス特性の著しい改良
であった。高電圧Ｄ Ｍ ＯＳデバイスでは、比較的低
いオン抵抗を保ちながらブレークダウン電圧を増すとい
う目的で、ブレークダウン電圧とオン抵抗の間にトレー
ドオフがるのが普通である。ＲＥＳＵＲＦ技術を用い、
参照のためブレークダウン電圧を一定とする吉、従来の
（ｊワいエビタキン１．ル層の）ＤｊｌＯＳデバイスと
同じ面積を占めるデバイスで約′）倍のン３ン抵抗の改
良（例えば減少）を得ることができろ。
けれども、この種のデバイスのオン抵抗の改良は、特に
オン抵抗が重要なバラメークである高電圧電力用デバイ
スに対して端的に望ましい。理想的には、このような改
良がブレークダウン電圧またはスイッチング特性を殆ど
下げることなしに得られるべきである。
オン抵抗が重要なバラメークである高電圧電力用デバイ
スに対して端的に望ましい。理想的には、このような改
良がブレークダウン電圧またはスイッチング特性を殆ど
下げることなしに得られるべきである。
より効率のよい電力用ス・イツチングデバイスを追求し
て、新しいタイプのデバイスずなわしく黄形絶縁ゲート
整流器またはＬＩＧＴとも呼ばれろ（（１″！形進縁ゲ
ートトランジスタ（以下１．ＩＧＴという）が最近開発
された。このＬＩＧＴは、本質的には、前記の普通のタ
イプのＬＤＭＯ３描造を、ドレイン領域近くに打込まれ
たアノード領域で変形したものである。このＬ Ｉ Ｇ
Ｔでは、オン状態の間、電流が電子−正孔プラズマに
よって伝導される。
て、新しいタイプのデバイスずなわしく黄形絶縁ゲート
整流器またはＬＩＧＴとも呼ばれろ（（１″！形進縁ゲ
ートトランジスタ（以下１．ＩＧＴという）が最近開発
された。このＬＩＧＴは、本質的には、前記の普通のタ
イプのＬＤＭＯ３描造を、ドレイン領域近くに打込まれ
たアノード領域で変形したものである。このＬ Ｉ Ｇ
Ｔでは、オン状態の間、電流が電子−正孔プラズマに
よって伝導される。
電子は、ゲート下方の蓄積（ａｃｃｕｍｕｌａｔｉｏ口
）領域から注入され、正札はアノードより注入され、ド
リフト領域の導電率の変化を生じる。電流は門Ｎダイオ
ードと同隨に再結合磯構で支配される。電流が増加する
と、アノードより注入された正孔の成るものは基板を経
て流れ、エビタキンヤル接合を順バイアスする。基板は
部分的に導電率変化し、更に再結合に寄与する。大きな
電流レベルでは、アノードから注入された正札はチャネ
ル抵抗を経て流れ、２重拡散接合を順バイアスし、かく
してラッチ・アップ（ｌａｔｃｈ−ｕｐ）を生じること
がある。
）領域から注入され、正札はアノードより注入され、ド
リフト領域の導電率の変化を生じる。電流は門Ｎダイオ
ードと同隨に再結合磯構で支配される。電流が増加する
と、アノードより注入された正孔の成るものは基板を経
て流れ、エビタキンヤル接合を順バイアスする。基板は
部分的に導電率変化し、更に再結合に寄与する。大きな
電流レベルでは、アノードから注入された正札はチャネ
ル抵抗を経て流れ、２重拡散接合を順バイアスし、かく
してラッチ・アップ（ｌａｔｃｈ−ｕｐ）を生じること
がある。
ＬＩＧＴでは、アノード領域の付加がデバイスのドリフ
ト領域の電流１云導殿描を変える。オン状態では、電流
はＬ Ｄ ＋、Ｉ ＯＳにおけるように最初は多数キャ
リヤにより伝導される。電子はソースからゲート反転（
ｇａｔｅｄ １ｎｖｅｒｓｉｏｎ）領域を経、ドリフト
領域（オン抵抗に対して最も大きな寄与体である）を経
、次いでドレインに流れる。ドレイン電流がドレイン領
域を順バイアスするに十分な高レベルに達すると、ドレ
インは正札をドリフト領域に注入し始め、中性プラズマ
を形成する。注入されたこれ等の少数キャリヤの密度は
、ドリフト領域の不純物のドープレベルよりも高い。注
入されたキャリヤはドリフト領域の抵抗を変化し、かく
して全体のオン抵抗を減する。注入された少数キャリヤ
は基板とチャネル領域の両方に流れることができる。
ト領域の電流１云導殿描を変える。オン状態では、電流
はＬ Ｄ ＋、Ｉ ＯＳにおけるように最初は多数キャ
リヤにより伝導される。電子はソースからゲート反転（
ｇａｔｅｄ １ｎｖｅｒｓｉｏｎ）領域を経、ドリフト
領域（オン抵抗に対して最も大きな寄与体である）を経
、次いでドレインに流れる。ドレイン電流がドレイン領
域を順バイアスするに十分な高レベルに達すると、ドレ
インは正札をドリフト領域に注入し始め、中性プラズマ
を形成する。注入されたこれ等の少数キャリヤの密度は
、ドリフト領域の不純物のドープレベルよりも高い。注
入されたキャリヤはドリフト領域の抵抗を変化し、かく
して全体のオン抵抗を減する。注入された少数キャリヤ
は基板とチャネル領域の両方に流れることができる。
Ｌ ［Ｇ Ｔは、大電流処理能力、低いオン抵抗および
高いブレークダウン電圧等を含むいくつかの（ｌｔ要な
利点をａするが、このデバイスに：ま従来用人な欠点が
あった。このＬＩＧＴては、ターンオフプロセスが少数
キャリヤの再結合によって決まり、電子の除去に対（７
何等の接点が設けろれていないので、ターンオフ時間は
比較的長い。代Ｊ（的には、このターンオフ時間は３〜
ＩＯマイクロ秒の１ｉｕ囲にあり、一方ターンオン貼間
は１マイクロ秒よりも遥かに短い。この欠点は、前述の
［インターナンヨナル・エレクトロン・デバイセス・ミ
ーティングＪ １９８４年１２月号、２５８〜２６１
頁のジャラマンおよびルメニク氏の「コンパリズン・オ
フ・ハイ・ボルテージ・デバイセス・フォー・パワー・
インテグレーテッド・サーキット（Ｃｏｍｐａｒｉｓｏ
ｎ ｏｆ１１＋ｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ
ｆｏｒ Ｐｏｗｅｒ ＩｎｔｅｇｒａｔｅｄＣｉｒｃ
ｕｉｔ） 」に記載されている。
高いブレークダウン電圧等を含むいくつかの（ｌｔ要な
利点をａするが、このデバイスに：ま従来用人な欠点が
あった。このＬＩＧＴては、ターンオフプロセスが少数
キャリヤの再結合によって決まり、電子の除去に対（７
何等の接点が設けろれていないので、ターンオフ時間は
比較的長い。代Ｊ（的には、このターンオフ時間は３〜
ＩＯマイクロ秒の１ｉｕ囲にあり、一方ターンオン貼間
は１マイクロ秒よりも遥かに短い。この欠点は、前述の
［インターナンヨナル・エレクトロン・デバイセス・ミ
ーティングＪ １９８４年１２月号、２５８〜２６１
頁のジャラマンおよびルメニク氏の「コンパリズン・オ
フ・ハイ・ボルテージ・デバイセス・フォー・パワー・
インテグレーテッド・サーキット（Ｃｏｍｐａｒｉｓｏ
ｎ ｏｆ１１＋ｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ
ｆｏｒ Ｐｏｗｅｒ ＩｎｔｅｇｒａｔｅｄＣｉｒｃ
ｕｉｔ） 」に記載されている。
したがって本発明の目的は、大電流処理能力、低いオン
抵抗および高いブレークダウン電圧を有し、バイポーラ
およびＭＯ３制ｉ卸回路にプロセスが匹敵する横形絶縁
ゲートトランジスタを得ることにある。
抵抗および高いブレークダウン電圧を有し、バイポーラ
およびＭＯ３制ｉ卸回路にプロセスが匹敵する横形絶縁
ゲートトランジスタを得ることにある。
本発明のそれ以上の目的は、高速スイッチング特性をも
示す前述の利点を＜−ｒするＬＩＧＴデバイスを得るこ
とにある。
示す前述の利点を＜−ｒするＬＩＧＴデバイスを得るこ
とにある。
本発明は、冒頭に記・伐したタイプの横形絶縁ゲートト
ランジスタにおいて、表面隣接アノード領域はエピタキ
シャル層内に位置し、表面隣接ドレイン領域と結合され
たことを更に有するものである。
ランジスタにおいて、表面隣接アノード領域はエピタキ
シャル層内に位置し、表面隣接ドレイン領域と結合され
たことを更に有するものである。
本発明の好ましい実施態様では、隣接した表面隣接ドレ
イン領域と表面隣接アノード領域とは互いに並んで直接
に接触し、アノード電極は前記の表面隣接ドレイン領域
と表面隣接アノード領域の両方と直接に接触する。別の
好ましい実施態様では、表面隣接ドレイン領域と表面隣
接ア／−ド領域とは直接に接触せず、高濃度にドープさ
れた大２導電形の表面隣接領域が設けられ、この場合表
面隣接アノード領域はこの高濃度にドープされた表面隣
接領域内に位置する。この実施態様では、アノード電極
は直接に表面隣接アノード領域と接続され、表面隣接ド
レイン領域とは抵抗素子を経て結合される。
イン領域と表面隣接アノード領域とは互いに並んで直接
に接触し、アノード電極は前記の表面隣接ドレイン領域
と表面隣接アノード領域の両方と直接に接触する。別の
好ましい実施態様では、表面隣接ドレイン領域と表面隣
接ア／−ド領域とは直接に接触せず、高濃度にドープさ
れた大２導電形の表面隣接領域が設けられ、この場合表
面隣接アノード領域はこの高濃度にドープされた表面隣
接領域内に位置する。この実施態様では、アノード電極
は直接に表面隣接アノード領域と接続され、表面隣接ド
レイン領域とは抵抗素子を経て結合される。
表面隣接アノード領域を前述の何れかの方法で設け、表
面隣接アノード領域と表面隣接ドレイン領域の両方を共
迎のアノード−ドレイン電極と適当に接触することによ
り、従来のデバイスの利点を保ち更に高速スイッチング
特性を示ずＬＩＧＴが１尋られる。
面隣接アノード領域と表面隣接ドレイン領域の両方を共
迎のアノード−ドレイン電極と適当に接触することによ
り、従来のデバイスの利点を保ち更に高速スイッチング
特性を示ずＬＩＧＴが１尋られる。
以下に本発明を図面の実施態様によって更に詳しく説明
する。
する。
第１図は高電圧に適した高速スイッチング横形絶縁ゲー
トトランジスタを示す。図面は寸法比を無視したもので
、特に垂直方向の寸法は分り易くするために誇張しであ
ることに留意され度い。更に、同−導電形の半導体領域
は同じ方向の線形で示しである。
トトランジスタを示す。図面は寸法比を無視したもので
、特に垂直方向の寸法は分り易くするために誇張しであ
ることに留意され度い。更に、同−導電形の半導体領域
は同じ方向の線形で示しである。
第１図において、（画形デバイス１は第１導電形、ここ
ではｐ形の半導体基板１０を有し、この基板は、前記の
第１導電形と反対の第２導電形、ここではｎ形のエピタ
キシャル層１２をその第１主表面ｌｌ上に存する。第１
導電形の表面隣接チャネル領域１６が前記のエピタキシ
ャル層に設けろれ、このエピタキシャル層とｐ−ｎ接合
１７を形成する。第２導電形の表面隣接ソース領域１４
が前記のチャネル領域１６内に設けられ、やはり第２導
電形の表面隣接ドレイン領域２０が前記のチャネル領域
１６と離れた位置でエピタキシャル層１２内に設けられ
る。チャネル領域１６は、ソースとドレイン間に位置し
てデバイスのチャネルを形成する表面隣接部分１８を有
する。絶縁層２２がエビクキシャル居１２上に設けられ
、少なくともトランジスタのソースとドレイン間にある
チャネル領域１６の部分を覆う。絶縁層２２は段のある
層として示され、酸化シリコンより成るが、本発明の要
旨を逸脱しない範囲においてその他の形状および絶縁は
料を（重用することもできる。ゲート電極２４（端子Ｇ
）がチャネル１８上方の絶縁−２２上に設けられ、ソー
ス電極２６とドレイン電極２８（夫々端子ＳおよびＤ）
がトランジスタのソースおよびドレイン領域に電気接続
を与える。基板電極２９（端子ＳＳ）は基板の下側に第
２の主表面１３への電気接続を与える。この（合名説明
した）一般的な形のデバイスは当該技術においてよく知
られているので、これ以上の詳細は省略する。前述のコ
ラク氏外の論文に記載された低減表面電界液１・ｆｉｒ
は、この形のデバイスの「オン」抵抗および／またはブ
レークダウン電圧を改良するのに用いることができる。
ではｐ形の半導体基板１０を有し、この基板は、前記の
第１導電形と反対の第２導電形、ここではｎ形のエピタ
キシャル層１２をその第１主表面ｌｌ上に存する。第１
導電形の表面隣接チャネル領域１６が前記のエピタキシ
ャル層に設けろれ、このエピタキシャル層とｐ−ｎ接合
１７を形成する。第２導電形の表面隣接ソース領域１４
が前記のチャネル領域１６内に設けられ、やはり第２導
電形の表面隣接ドレイン領域２０が前記のチャネル領域
１６と離れた位置でエピタキシャル層１２内に設けられ
る。チャネル領域１６は、ソースとドレイン間に位置し
てデバイスのチャネルを形成する表面隣接部分１８を有
する。絶縁層２２がエビクキシャル居１２上に設けられ
、少なくともトランジスタのソースとドレイン間にある
チャネル領域１６の部分を覆う。絶縁層２２は段のある
層として示され、酸化シリコンより成るが、本発明の要
旨を逸脱しない範囲においてその他の形状および絶縁は
料を（重用することもできる。ゲート電極２４（端子Ｇ
）がチャネル１８上方の絶縁−２２上に設けられ、ソー
ス電極２６とドレイン電極２８（夫々端子ＳおよびＤ）
がトランジスタのソースおよびドレイン領域に電気接続
を与える。基板電極２９（端子ＳＳ）は基板の下側に第
２の主表面１３への電気接続を与える。この（合名説明
した）一般的な形のデバイスは当該技術においてよく知
られているので、これ以上の詳細は省略する。前述のコ
ラク氏外の論文に記載された低減表面電界液１・ｆｉｒ
は、この形のデバイスの「オン」抵抗および／またはブ
レークダウン電圧を改良するのに用いることができる。
エピタキシャル層の厚さを約３〜５マイクロメータ迄著
しく減少し、一方向時に許容「オン」抵抗偵を維持する
ためにドープレベルを増すことによって、高電圧ブレー
クダウン特性の著しい改良を得ることができる。したが
って、合名記載したこのデバイスは、エピタキシャル層
１２に対して適当な厚さと抵抗値が選ばれたものと想定
すればやはりＲＩＥｓＩＩＲＦ ＭＯＳデバイスと言え
る。
しく減少し、一方向時に許容「オン」抵抗偵を維持する
ためにドープレベルを増すことによって、高電圧ブレー
クダウン特性の著しい改良を得ることができる。したが
って、合名記載したこのデバイスは、エピタキシャル層
１２に対して適当な厚さと抵抗値が選ばれたものと想定
すればやはりＲＩＥｓＩＩＲＦ ＭＯＳデバイスと言え
る。
ＲＥＳＵＲＦ技術によれば、ドープ濃度とエビクキシャ
ル層の厚さとの債（Ｎｅｐｉ ×ｄ ｅｐ＋ ）
は代表的には略々２ＸＩＱ１２ａｔｉｍｓ／ｃｍ２であ
るべきである。この技術を用いて、従来のデバイスど同
じ面積を占めるデバイスに対し同じブレークダウン電圧
を保ちながら「オン」抵抗を約１７３に減少することが
できる。
ル層の厚さとの債（Ｎｅｐｉ ×ｄ ｅｐ＋ ）
は代表的には略々２ＸＩＱ１２ａｔｉｍｓ／ｃｍ２であ
るべきである。この技術を用いて、従来のデバイスど同
じ面積を占めるデバイスに対し同じブレークダウン電圧
を保ちながら「オン」抵抗を約１７３に減少することが
できる。
前述のジャラマン、ルメニク氏外の刊行物に記載されて
いるように、ドレイン領域内に第１導電形のアノード領
域を／ＪＯえることによって前述の形のＭＯ３１１’４
造を変形することにより基本的な（画形絶縁ゲートトラ
ンジスフ構逍が得られる。この形の代表的な従来技術の
ＬＩＧＴデバイスは前記の著者の論文の第１ （ｂ）図
に示されている。前に述べたように、この形のＬＩＧＴ
デバイスは幾つかの重要な利点を有するが、ターンオフ
時間が比較的長い（３〜１０マイクロセカンド）という
大きな欠点を有する。
いるように、ドレイン領域内に第１導電形のアノード領
域を／ＪＯえることによって前述の形のＭＯ３１１’４
造を変形することにより基本的な（画形絶縁ゲートトラ
ンジスフ構逍が得られる。この形の代表的な従来技術の
ＬＩＧＴデバイスは前記の著者の論文の第１ （ｂ）図
に示されている。前に述べたように、この形のＬＩＧＴ
デバイスは幾つかの重要な利点を有するが、ターンオフ
時間が比較的長い（３〜１０マイクロセカンド）という
大きな欠点を有する。
この欠点を克服するこめに、第１図のデバイスは第１導
電形、ここではｐ形の表面隣接アノード領域２１を、エ
ピタキシャル領域２０内に、ドレイン領域２０に隣（）
ＬＬｌｌつこれと（ｌ（触して付ＩＪＩＩ的’、７：−
’Ｇｉ’する。
電形、ここではｐ形の表面隣接アノード領域２１を、エ
ピタキシャル領域２０内に、ドレイン領域２０に隣（）
ＬＬｌｌつこれと（ｌ（触して付ＩＪＩＩ的’、７：−
’Ｇｉ’する。
このデバイス：よ史に、アノード領域２１とドレイン領
域２０の両方と接触し、したがって二の場合アノード−
ドレイン（八−Ｄ）電極となるドレイン主峰２８を付加
的に有する。
域２０の両方と接触し、したがって二の場合アノード−
ドレイン（八−Ｄ）電極となるドレイン主峰２８を付加
的に有する。
第１図の構造ては、アノード領域２１は、例えば、約Ｉ
Ｑ”ａシｏｍｓ／ａｍ３のドープ濃度と約１ミクロンの
厚さを有する高濃度ドレイン領域であるっこのデバイス
の構造の残りの部分は、米国特許第４、３００．１５０
号に記・賎されているような（画形＼用ＳおよびＲＥ
ＳＯＲＦ トランジスタの製造に対ずろ通常の技法に従
って形づくられ、ドープされる。
Ｑ”ａシｏｍｓ／ａｍ３のドープ濃度と約１ミクロンの
厚さを有する高濃度ドレイン領域であるっこのデバイス
の構造の残りの部分は、米国特許第４、３００．１５０
号に記・賎されているような（画形＼用ＳおよびＲＥ
ＳＯＲＦ トランジスタの製造に対ずろ通常の技法に従
って形づくられ、ドープされる。
第２図はアノード−ドレイン形態の別の実施態様を示す
。この第２図では、デバイスのｐ形アノード領域２１は
約１０′１〜ｌＯ１０１８ａｔＯ／ｃｍ３のドープ濃度
と約１．５ミクロンの厚さのｎ形の表面隣接領域２３内
に設けられる。ｎ形の表面隣接ドレイン領域２０はこの
場合アノード領域に隣接するが直接に接触していない。
。この第２図では、デバイスのｐ形アノード領域２１は
約１０′１〜ｌＯ１０１８ａｔＯ／ｃｍ３のドープ濃度
と約１．５ミクロンの厚さのｎ形の表面隣接領域２３内
に設けられる。ｎ形の表面隣接ドレイン領域２０はこの
場合アノード領域に隣接するが直接に接触していない。
この表面隣接ドレイン領域２０は、ポリシリコンまたは
その他の適当な抵抗材料より成るものでよい抵抗素子３
０によってアノード領域２１と結合されている。この抵
抗素子３０と高濃度ドープ表面隣接領域２３またはエピ
タキシャル表面層１２との電気接触を防ぐために、第２
図に示すように絶縁層２２の一部が抵抗素子３０の下方
に設けられる。第２図に示したデバイスは、その構造が
前述の第１図のデバイスと相違するために、抵抗素子３
０上にアノード−ドレイン電極を設けることによって完
成される。このアノード−ドレイン電極２８の一部はア
ノード領域２層の真上に設けられ、このためこのアノー
ド−ドレイン電極は、抵抗朱子３０の７さく第２図では
著しく誇張して示しである）を経て実質的に直接に或い
は抵抗素子の窓を経て直接にアノード領域２１と接続さ
れる。その上、このアノード−ドレイン電極は、抵抗素
子３０の略々全長に沿った直列抵抗によって表面隣接ド
レイン領域２０と接続される。この長さは、所望の抵抗
を得るために適当に選ぶことができる。
その他の適当な抵抗材料より成るものでよい抵抗素子３
０によってアノード領域２１と結合されている。この抵
抗素子３０と高濃度ドープ表面隣接領域２３またはエピ
タキシャル表面層１２との電気接触を防ぐために、第２
図に示すように絶縁層２２の一部が抵抗素子３０の下方
に設けられる。第２図に示したデバイスは、その構造が
前述の第１図のデバイスと相違するために、抵抗素子３
０上にアノード−ドレイン電極を設けることによって完
成される。このアノード−ドレイン電極２８の一部はア
ノード領域２層の真上に設けられ、このためこのアノー
ド−ドレイン電極は、抵抗朱子３０の７さく第２図では
著しく誇張して示しである）を経て実質的に直接に或い
は抵抗素子の窓を経て直接にアノード領域２１と接続さ
れる。その上、このアノード−ドレイン電極は、抵抗素
子３０の略々全長に沿った直列抵抗によって表面隣接ド
レイン領域２０と接続される。この長さは、所望の抵抗
を得るために適当に選ぶことができる。
第３図と第４図は夫々第１図と第一２図のデバイスの変
形実施態様に相当する。第３図と第４図のデバイス３と
４は前に述べた実施態様と次の点で１目違する。すなわ
ち、これ等のデバイスには基板１０の第１主表面１１に
あって表面隣接ソース領域と表面隣接チャネル領域下方
に位置する約５ＸＩＯ１６ａｔｏｍｓ／ａｍ’のドープ
レベルのｐ形の第１埋込層３２が設けられている。ｎ形
の約ＩＱ” ａｔｏｍｓ／ｃｍ３のドープレベルの第２
埋込層３４も、第１主表面ｌ［にあって表面隣接アノー
ド領域２１と表面隣接ドレイン領域２０の下方に設けろ
れている。この等の埋込層３２と３４の厚さは約１〜５
ミクロンの間でよい。
形実施態様に相当する。第３図と第４図のデバイス３と
４は前に述べた実施態様と次の点で１目違する。すなわ
ち、これ等のデバイスには基板１０の第１主表面１１に
あって表面隣接ソース領域と表面隣接チャネル領域下方
に位置する約５ＸＩＯ１６ａｔｏｍｓ／ａｍ’のドープ
レベルのｐ形の第１埋込層３２が設けられている。ｎ形
の約ＩＱ” ａｔｏｍｓ／ｃｍ３のドープレベルの第２
埋込層３４も、第１主表面ｌ［にあって表面隣接アノー
ド領域２１と表面隣接ドレイン領域２０の下方に設けろ
れている。この等の埋込層３２と３４の厚さは約１〜５
ミクロンの間でよい。
前述した本発明の横形トランジスタは、約７ミタ０７の
厚さと約３．Ｑ ｘｌＱ”ａｔｏｍｓ／ｃｍ３ のド
ープレベルを有するｎ形エピタキンヤル層がその上に成
長された約５．Ｑ ｘｌＱ’ａｔｏｍｓ／ ｃｍ３のド
ープレベルを有するｐ形基板を出発原料としてつ（られ
る。
厚さと約３．Ｑ ｘｌＱ”ａｔｏｍｓ／ｃｍ３ のド
ープレベルを有するｎ形エピタキンヤル層がその上に成
長された約５．Ｑ ｘｌＱ’ａｔｏｍｓ／ ｃｍ３のド
ープレベルを有するｐ形基板を出発原料としてつ（られ
る。
次いで、ソース、チャネル、アノード、ドレインの各領
域と表面隣接領域（第２図および第４図に存する）が通
常のイオン打込および拡散技法で設けられる。ｎ影領域
のドープレベルは代表的には約ＩＱ”ａｔｏｍｓ／ｃｍ
３で、ｐ影領域のドープレベルはｉＭ’Ｊ Ｉ Ｏ”ａ
ｔ（、］ｍＳ、′（・ｍ３ でよい。このデバイス構造
は次いてｊＴ＋常のように酸化シリコンたは同等の誘電
体の進ｉ−は響２２、ポリンリコンまたは同等の抵抗素
子３０およびソース、ゲート、２１！ｆならびにアノー
ド−ドレイン電極を設けることによって完成される。
域と表面隣接領域（第２図および第４図に存する）が通
常のイオン打込および拡散技法で設けられる。ｎ影領域
のドープレベルは代表的には約ＩＱ”ａｔｏｍｓ／ｃｍ
３で、ｐ影領域のドープレベルはｉＭ’Ｊ Ｉ Ｏ”ａ
ｔ（、］ｍＳ、′（・ｍ３ でよい。このデバイス構造
は次いてｊＴ＋常のように酸化シリコンたは同等の誘電
体の進ｉ−は響２２、ポリンリコンまたは同等の抵抗素
子３０およびソース、ゲート、２１！ｆならびにアノー
ド−ドレイン電極を設けることによって完成される。
動作の面からは、本発明のＬＩＧＴＤデバイスは、従来
のＬ Ｄ ＋、（ＯＳ Ｔデバイスと略々同様に接続さ
れ、働く。ＬＩＧＴの一般的な動作特性は前述のジャラ
マンおよびルメニク氏外の刊行物に成る程度詳しく記載
されている。本発明のデバイスは、やはり比較的高速タ
ーンオフ時間を更に有する構造にＬＩＧＴ形のデバイス
の０１Ｊ記の利点を組込むために開発されたものである
。これは、本発明によれば、デバイスのアノ−Ｆ、ドレ
インおよびアノード−ドレイン電極の幾つかの独特の形
當によって達成される。
のＬ Ｄ ＋、（ＯＳ Ｔデバイスと略々同様に接続さ
れ、働く。ＬＩＧＴの一般的な動作特性は前述のジャラ
マンおよびルメニク氏外の刊行物に成る程度詳しく記載
されている。本発明のデバイスは、やはり比較的高速タ
ーンオフ時間を更に有する構造にＬＩＧＴ形のデバイス
の０１Ｊ記の利点を組込むために開発されたものである
。これは、本発明によれば、デバイスのアノ−Ｆ、ドレ
インおよびアノード−ドレイン電極の幾つかの独特の形
當によって達成される。
ジャラマンおよびルメニク氏外の論文の第１ｂ図に示さ
れたような従来のしＩＧＴデバイスでは、ドリフト領域
から少数キャリヤを除くための接触通路が設けられてい
ないので、ターンオフプロセスは少数キャリヤの再結合
によって決まる。本発明では、デバイスのトレイン−ア
ノード部分を変えて２つの領域を設け、次いでこれ等領
域の両ブ５をアノード−ドレイン電極と接続することに
よって前記の問題を克服したものである。このように、
少数キャリヤは早く除かれ、したがってターンオフ時間
は著しく減少される。例えば、第１図に従ってつくった
実験デバイスでは、測定されたターンオフ時間は約１５
０ナノ秒であった。これは従来のものに対し少なくとも
２０倍の改良である。このデバイスはまたドレイン電極
で少なくとも１００ボルトでスイッチすることができ、
オン抵抗は、匹敵するＬＤ！ＪＯＳ ）ランジスフの
ｌ／′５であった。オフ状態では、ゲート、ソースおよ
び基板はＯボルトで、ドレインは１００ボルトであった
。オン状態では、ソースと基板は０ボルトで、２０ボル
トの電圧がゲートに加えられた。僅かな過渡の後、ドレ
イン電圧は約１ボルトで安定された。
れたような従来のしＩＧＴデバイスでは、ドリフト領域
から少数キャリヤを除くための接触通路が設けられてい
ないので、ターンオフプロセスは少数キャリヤの再結合
によって決まる。本発明では、デバイスのトレイン−ア
ノード部分を変えて２つの領域を設け、次いでこれ等領
域の両ブ５をアノード−ドレイン電極と接続することに
よって前記の問題を克服したものである。このように、
少数キャリヤは早く除かれ、したがってターンオフ時間
は著しく減少される。例えば、第１図に従ってつくった
実験デバイスでは、測定されたターンオフ時間は約１５
０ナノ秒であった。これは従来のものに対し少なくとも
２０倍の改良である。このデバイスはまたドレイン電極
で少なくとも１００ボルトでスイッチすることができ、
オン抵抗は、匹敵するＬＤ！ＪＯＳ ）ランジスフの
ｌ／′５であった。オフ状態では、ゲート、ソースおよ
び基板はＯボルトで、ドレインは１００ボルトであった
。オン状態では、ソースと基板は０ボルトで、２０ボル
トの電圧がゲートに加えられた。僅かな過渡の後、ドレ
イン電圧は約１ボルトで安定された。
デバイスの設計に柔軟性を付加するために、ドレイン領
域２０をアノード領域２１およびアノード−ドレイン電
極２８に結合する抵抗素子３０を用いた第２図の実施態
様を採用してもよい。この実施態様では、低い電流レベ
ルにおいて、ソース電流は主としてドレイン領域２０に
流れ、次いで抵抗素子３０（代表例として約１〜５オー
ム）を経、次いでアノード−ドレイン電極２８に流れる
。ゲート電圧の増加によって電流が増加すると、アノー
ド領域２１は十分なキャリヤを供給してエピタキシャル
層の導電率を変え、電流の大部分はアノード領域に、次
いで実質的に直接にアノード−ドレイン電極２８に流れ
る。ドレイン領域およびアノード領域からアノード−ド
レイン電極２８に流れる電流の割合は、アノード領域と
ドレイン領域との距離およびエピタキシャル層の抵抗率
だけでなく、抵抗素子３０の抵抗値を選ぶことによって
も制御することができる。前の実施態様におけるように
、少数キャリヤをドレイン領域を経て除く通路を設ける
ことによりターンオフ時間は著しく改良され、この動作
モードは従来の構造では不可能である。
域２０をアノード領域２１およびアノード−ドレイン電
極２８に結合する抵抗素子３０を用いた第２図の実施態
様を採用してもよい。この実施態様では、低い電流レベ
ルにおいて、ソース電流は主としてドレイン領域２０に
流れ、次いで抵抗素子３０（代表例として約１〜５オー
ム）を経、次いでアノード−ドレイン電極２８に流れる
。ゲート電圧の増加によって電流が増加すると、アノー
ド領域２１は十分なキャリヤを供給してエピタキシャル
層の導電率を変え、電流の大部分はアノード領域に、次
いで実質的に直接にアノード−ドレイン電極２８に流れ
る。ドレイン領域およびアノード領域からアノード−ド
レイン電極２８に流れる電流の割合は、アノード領域と
ドレイン領域との距離およびエピタキシャル層の抵抗率
だけでなく、抵抗素子３０の抵抗値を選ぶことによって
も制御することができる。前の実施態様におけるように
、少数キャリヤをドレイン領域を経て除く通路を設ける
ことによりターンオフ時間は著しく改良され、この動作
モードは従来の構造では不可能である。
最後に、第１図と第２図に示したデバイスの高電圧ブレ
ークダウン特性は第３図と第４図の実施？ＦＴ、に示す
ように埋込層３２と３４を設けることにより更にこれを
改良することができる。これ等の構造では、埋込層３２
はｐ形で、ブレークダウン電圧をエンハンスする役をし
、一方埋込層３４はｎ形で、突接は現象（ｐｕｎｃｈ−
ｔｈｒｏｕｇｈ）を防ぐ役をする。埋込Ｅｆｆ１３２（
７） トープレベルは約５ ｘ ＩＱ”ａｔｏｍｓ／ｃ
ｍ３て、埋込層３４ノドープレヘルは約ＩＱ ” ａ
ｔｏｍｓ／ ｃｍ ３である。
ークダウン特性は第３図と第４図の実施？ＦＴ、に示す
ように埋込層３２と３４を設けることにより更にこれを
改良することができる。これ等の構造では、埋込層３２
はｐ形で、ブレークダウン電圧をエンハンスする役をし
、一方埋込層３４はｎ形で、突接は現象（ｐｕｎｃｈ−
ｔｈｒｏｕｇｈ）を防ぐ役をする。埋込Ｅｆｆ１３２（
７） トープレベルは約５ ｘ ＩＱ”ａｔｏｍｓ／ｃ
ｍ３て、埋込層３４ノドープレヘルは約ＩＱ ” ａ
ｔｏｍｓ／ ｃｍ ３である。
要約すると、本発明のデバイスは、大電流処理能力、低
いオン抵抗および高いブレークダウン電圧のような従来
のＬＩＧＴデバイスに関する利点のすべてを四ることか
でき、一方向時に従来構造の重大な欠点すなわちこの種
のデバイスに固有な比較的長し）ターンオフ時間を克服
したものである。
いオン抵抗および高いブレークダウン電圧のような従来
のＬＩＧＴデバイスに関する利点のすべてを四ることか
でき、一方向時に従来構造の重大な欠点すなわちこの種
のデバイスに固有な比較的長し）ターンオフ時間を克服
したものである。
以上本発明を図の好ましい実施態様で説明したが、本発
明の要旨を逸脱しない範囲において形状および詳細の種
々の変更が可能であることは当業者に明らかであろう。
明の要旨を逸脱しない範囲において形状および詳細の種
々の変更が可能であることは当業者に明らかであろう。
第１図は本発明の横形絶縁ゲートトランジスタの一実施
態様の断面図、 第２図は別の実施態様の同様断面図、 第３図は第１図の変形実施態様の断面図、第４図は第２
図の変形実施態様の断面図である。 １０・・・基板 １１・・・第１主表面■
２・・・エビクキシャル層 １３・・・第２主表面１４
・・・表面隣接ソース領域 １６・・・表面隣接チャネル領域 １７・・・ｐ−ｎ接合 ２０・・・表面瞬接ドレイン領域 ２Ｉ・・・表面隣接アノード領域 ２２・・・絶縁層 ２３・・・表面隣接領域
２４・・・ゲート電極 ２６・・・ソース電極
２８・・・ドレイン電極３０・・・抵抗素子３２・・・
第１埋込層 ３４・・・第２埋込層匡 し
態様の断面図、 第２図は別の実施態様の同様断面図、 第３図は第１図の変形実施態様の断面図、第４図は第２
図の変形実施態様の断面図である。 １０・・・基板 １１・・・第１主表面■
２・・・エビクキシャル層 １３・・・第２主表面１４
・・・表面隣接ソース領域 １６・・・表面隣接チャネル領域 １７・・・ｐ−ｎ接合 ２０・・・表面瞬接ドレイン領域 ２Ｉ・・・表面隣接アノード領域 ２２・・・絶縁層 ２３・・・表面隣接領域
２４・・・ゲート電極 ２６・・・ソース電極
２８・・・ドレイン電極３０・・・抵抗素子３２・・・
第１埋込層 ３４・・・第２埋込層匡 し
Claims (1)
- 【特許請求の範囲】 １、第１導電形の半導体基板、この基板の第１主表面上
の前記の導電形と反対の第２導電形のエピタキシャル層
、このエピタキシャル層内にあってこれとｐ−ｎ接合を
形成する第１導電形の表面隣接チャネル領域、このチャ
ネル領域内にある第２導電形の表面隣接ソース領域、前
記のエピタキシャル層内にあって前記の表面隣接チャネ
ル領域から離れた第２導電形の表面隣接ドレイン領域、
前記のエピタキシャル層上にあって少なくとも前記の表
面隣接ソース領域と表面隣接ドレイン領域間に位置する
表面隣接チャネル領域部分を被覆する絶縁層、前記の表
面隣接チャネル領域部分の上方で前記絶縁層上にあり、
前記の表面層より絶縁されたゲート電極、前記の表面隣
接ドレイン領域に隣接した第１導電形の表面隣接アノー
ド領域、この表面隣接アノード領域と接続されたアノー
ド電極、前記の表面隣接ソース領域と接続されたソース
電極、および前記の基板の第１主表面と反対側の第２主
表面上の基板電極を有する横形絶縁ゲートトランジスタ
において、前記の表面隣接アノード領域は前記のエピタ
キシャル層内に位置し、前記の表面隣接ドレイン領域と
結合されたことを特徴とする横形絶縁ゲートトランジス
タ。 ２、隣接した表面隣接ドレイン領域と表面隣接アノード
領域とは互に並んで直接に接触し、アノード電極は前記
の表面隣接ドレイン領域と表面隣接アノード領域の両方
と直接に接触する特許請求の範囲第１項記載の横形絶縁
ゲートトランジスタ。 ３、隣接した表面隣接ドレイン領域と表面隣接アノード
領域とは直接に接触せず、更に第２導電形の表面隣接領
域を有し、前記の表面隣接アノード領域は高濃度にドー
プされたこの表面隣接領域内に設けられた特許請求の範
囲第１項記載の横形絶縁ゲートトランジスタ。 ４、アノード電極は、抵抗素子を経て表面隣接ドレイン
領域と結合された特許請求の範囲第３項記載の横形絶縁
ゲートトランジスタ。 ５、基板の第１主表面にあって表面隣接ソース領域と表
面隣接チャネル領域の下方に位置する第１導電形の第１
埋込層と、基板の第１主表面にあって表面隣接アノード
領域と表面隣接ドレイン領域の下方に位置する第２導電
形の第２埋込層とを更に有する特許請求の範囲第２項記
載の横形絶縁ゲートトランジスタ。 ６、エピタキシャル層のドープ濃度とその厚さの積が約
２×１０＾１＾２ａｔｏｍｓ／ｃｍ＾２である特許請求
の範囲第１項から第５項の何れかの１項記載の横形絶縁
ゲートトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80278185A | 1985-11-27 | 1985-11-27 | |
| US802781 | 1985-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131580A true JPS62131580A (ja) | 1987-06-13 |
| JPH0732249B2 JPH0732249B2 (ja) | 1995-04-10 |
Family
ID=25184664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27889386A Expired - Lifetime JPH0732249B2 (ja) | 1985-11-27 | 1986-11-25 | 高速スイツチング横形絶縁ゲ−トトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (2) | EP0522670B1 (ja) |
| JP (1) | JPH0732249B2 (ja) |
| CA (1) | CA1252225A (ja) |
| DE (2) | DE3650606T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380569A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
| JPH0278275A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 出力回路 |
| JPH02109371A (ja) * | 1988-10-19 | 1990-04-23 | Hitachi Ltd | 導電変調型ｍｏｓデバイス |
| JP2006287250A (ja) * | 2006-05-29 | 2006-10-19 | Rohm Co Ltd | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
| JPS6459947A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Semiconductor device |
| JPH0680832B2 (ja) * | 1987-09-30 | 1994-10-12 | 日本電気株式会社 | 半導体装置 |
| US4926074A (en) * | 1987-10-30 | 1990-05-15 | North American Philips Corporation | Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor |
| US4939566A (en) * | 1987-10-30 | 1990-07-03 | North American Philips Corporation | Semiconductor switch with parallel DMOS and IGT |
| EP0371785B1 (en) * | 1988-11-29 | 1996-05-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
| US5017992A (en) * | 1989-03-29 | 1991-05-21 | Asea Brown Boveri Ltd. | High blocking-capacity semiconductor component |
| US5027177A (en) * | 1989-07-24 | 1991-06-25 | Hughes Aircraft Company | Floating base lateral bipolar phototransistor with field effect gate voltage control |
| US5378912A (en) * | 1993-11-10 | 1995-01-03 | Philips Electronics North America Corporation | Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region |
| DE19538090A1 (de) * | 1995-10-13 | 1997-04-17 | Asea Brown Boveri | Leistungshalbleiterelement |
| JP3918209B2 (ja) * | 1996-09-11 | 2007-05-23 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
| ATE514192T1 (de) | 2000-03-31 | 2011-07-15 | Ihp Gmbh | Cmos-kompatibler lateraler dmos-transistor |
| DE10057611C2 (de) * | 2000-11-21 | 2002-10-24 | Infineon Technologies Ag | Laterales Halbleiterbauelement |
| GB2374456A (en) * | 2000-12-09 | 2002-10-16 | Esm Ltd | High-voltage metal oxide semiconductor device and method of forming the device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2706031A1 (de) * | 1977-02-12 | 1978-08-17 | Engl Walter L Prof Dr Rer Nat | Integrierte schaltung mit einem thyristor |
| JPS55128870A (en) * | 1979-03-26 | 1980-10-06 | Semiconductor Res Found | Electrostatic induction thyristor and semiconductor device |
| US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
| DE3379302D1 (en) * | 1982-12-13 | 1989-04-06 | Gen Electric | Lateral insulated-gate rectifier structures |
| EP0115098B1 (en) * | 1982-12-27 | 1987-03-18 | Koninklijke Philips Electronics N.V. | Lateral dmos transistor device having an injector region |
| GB2173037A (en) * | 1985-03-29 | 1986-10-01 | Philips Electronic Associated | Semiconductor devices employing conductivity modulation |
-
1986
- 1986-11-20 CA CA000523450A patent/CA1252225A/en not_active Expired
- 1986-11-24 DE DE19863650606 patent/DE3650606T2/de not_active Expired - Fee Related
- 1986-11-24 EP EP92203132A patent/EP0522670B1/en not_active Expired - Lifetime
- 1986-11-24 DE DE19863689931 patent/DE3689931T2/de not_active Expired - Fee Related
- 1986-11-24 EP EP19860202083 patent/EP0228107B1/en not_active Expired - Lifetime
- 1986-11-25 JP JP27889386A patent/JPH0732249B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380569A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
| JPH0278275A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 出力回路 |
| JPH02109371A (ja) * | 1988-10-19 | 1990-04-23 | Hitachi Ltd | 導電変調型ｍｏｓデバイス |
| JP2006287250A (ja) * | 2006-05-29 | 2006-10-19 | Rohm Co Ltd | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1252225A (en) | 1989-04-04 |
| EP0228107A2 (en) | 1987-07-08 |
| DE3650606T2 (de) | 1997-09-11 |
| DE3689931D1 (de) | 1994-07-28 |
| DE3650606D1 (de) | 1997-04-30 |
| EP0522670B1 (en) | 1997-03-26 |
| JPH0732249B2 (ja) | 1995-04-10 |
| DE3689931T2 (de) | 1995-02-02 |
| EP0228107A3 (en) | 1988-08-31 |
| EP0228107B1 (en) | 1994-06-22 |
| EP0522670A1 (en) | 1993-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4963951A (en) | Lateral insulated gate bipolar transistors with improved latch-up immunity | |
| US5146298A (en) | Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor | |
| US4989058A (en) | Fast switching lateral insulated gate transistors | |
| US6190948B1 (en) | Method of forming power semiconductor devices having overlapping floating field plates for improving breakdown voltage capability | |
| JPS62131580A (ja) | 高速スイツチング横形絶縁ゲ−トトランジスタ | |
| GB2080023A (en) | Lateral insulated gate field effect transistor | |
| US4609929A (en) | Conductivity-enhanced combined lateral MOS/bipolar transistor | |
| JPH0357614B2 (ja) | ||
| JPH09283754A (ja) | 高耐圧半導体装置 | |
| US4611235A (en) | Thyristor with turn-off FET | |
| JPH10294461A (ja) | 絶縁ゲート形半導体素子 | |
| KR100278526B1 (ko) | 반도체 소자 | |
| US5034790A (en) | MOS transistor with semi-insulating field plate and surface-adjoining top layer | |
| EP0338312B1 (en) | Insulated gate bipolar transistor | |
| KR0152345B1 (ko) | 혼성 쇼트키 주입 전계 효과 트랜지스터 | |
| EP0115098B1 (en) | Lateral dmos transistor device having an injector region | |
| JPS60153163A (ja) | バイポ―ラトランジスタ―電界効果トランジスタ組合せ装置 | |
| US4584593A (en) | Insulated-gate field-effect transistor (IGFET) with charge carrier injection | |
| US4942440A (en) | High voltage semiconductor devices with reduced on-resistance | |
| JP2002299622A (ja) | 電力用半導体素子 | |
| EP0316988B1 (en) | Lateral high-voltage transistor | |
| JP3106844B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
| KR950034620A (ko) | 분할 버퍼층을 갖는 절연게이트 바이폴라 트랜지스터 | |
| TW202113983A (zh) | 一種改良絕緣柵雙極電晶體(igbt)輕負載效率的裝置 | |
| JPH05102485A (ja) | 半導体装置 |