JP2002299622A - 電力用半導体素子 - Google Patents

電力用半導体素子

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JP2002299622A
JP2002299622A JP2001098211A JP2001098211A JP2002299622A JP 2002299622 A JP2002299622 A JP 2002299622A JP 2001098211 A JP2001098211 A JP 2001098211A JP 2001098211 A JP2001098211 A JP 2001098211A JP 2002299622 A JP2002299622 A JP 2002299622A
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layer
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conductivity type
main electrode
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Wataru Saito
渉 齋藤
Ichiro Omura
一郎 大村
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 高耐圧で、且つ、低オン抵抗、高速動作が可
能でスイッチング損失が小さい電力用半導体素子を提供
する。 【解決手段】 ｎ-型ドリフト層１中にｐ+型埋め込み層
９を有するパワーＭＯＳＦＥＴにおいて、ｐ型ベース層
４と同一表面にｐ+型引出し層１０を形成し、第３の電
極１１を形成し、ｐ+型埋め込み層９に電流を流すこと
を可能とするか、ｐ-型リサーフ層１５を形成してｐ型
ベース層４からホールを注入することにより、ｐ+型埋
め込み層９の空乏化を速やかに解消することにより、タ
ーンオン時間を短縮し、高速動作を可能にすると共に、
スイッチング損失を低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用
いられる電力用半導体素子に関し、特にパワーＭＯＳＦ
ＥＴに関する。
【０００２】
【従来の技術】最近、電力制御用の電力半導体素子とし
てユニポーラ動作のパワーＭＯＳＦＥＴが広く用いられ
ているが、ＭＯＳＦＥＴは、高速動作が期待できるが、
バイポーラ動作のＩＧＢＴに比べて耐圧が高くなるにし
たがって、オン状態での電圧降下が高くなり、通電損失
が大きくなる問題がある。この問題を解決するＭＯＳＦ
ＥＴの一例として、例えば特開平９−１９１１０９号公
報に開示されたものが知られている。
【０００３】図６は、この種のＭＯＳＦＥＴの構成を模
式的に示す断面図である。このＭＯＳＦＥＴは、ｎ-型
ドリフト層１０１の一方の表面にｎ+型ドレイン層１０
２が形成され、このｎ+型ドレイン層１０２上にはドレ
イン電極１０３が形成されている。また、そのｎ-型ド
リフト層１０１の他方の表面には複数のｐ型ベース層１
０４が選択的に形成され、この各ｐ型ベース層１０４表
面にはｎ+型ソース層１０５が選択的に形成されてい
る。また、一方の前記ｐ型ベース層１０４及び前記ｎ+
型ソース層１０５から前記ｎ-型ドリフト層１０１を介
して他方の前記ｐ型ベース層１０４および前記ｎ+型ソ
ース層１０５に至る領域上には、ゲート絶縁膜であるＳ
ｉ酸化膜１０６を介してゲート電極１０７が形成されて
いる。
【０００４】また、このゲート電極１０７を挟むよう
に、前記ｐ型ベース層１０４及びｎ+型ソース層１０５
上には、各々ソース電極１０８が形成されている。そし
て、前記ｐ型ベース層１０４と前記ドレイン電極１０３
との間の前記ｎ-型ドリフト層１０１中には、２層のｐ+
型埋め込み層１０９ａ，１０９ｂが、互いに間隔をおい
て選択的に埋め込み形成されている。また、このｐ+型
埋め込み層１０９ａ，１０９ｂは、いずれも電気的に浮
遊状態にされている。
【０００５】
【発明が解決しようとする課題】このようなＭＯＳＦＥ
Ｔでは、オフ状態の際には、ｎ-型ドリフト層１０１内
の電界を、ｐ+型埋め込み層１０９ａ，１０９ｂにより
分割されたｎ-型ドリフト層１０１の分割数に応じて分
割することができる。例えば、ｐ+型埋め込み層１０９
ａ，１０９ｂが２層の場合には、ｎ-型ドリフト層１０
１の電界は３分割され、耐圧６００Ｖの素子を仮定する
と、ｐ+型埋め込み層１０９ａ，１０９ｂ間に必要な耐
圧は２００Ｖとなる。このように耐圧が低くなったこと
により、ｎ-型ドリフト層１０１の不純物濃度は、ｐ+型
埋め込み層１０９ａ，１０９ｂがない場合に比べて３倍
にでき、ｎ-型ドリフト層１０１中の電気抵抗を低減す
ることが可能となり、そのために素子のオン抵抗を１／
３程度まで低減されることが可能となる。
【０００６】しかし、このような構造のＭＯＳＦＥＴで
は、オフ状態においてｐ+型埋め込み層１０９ａ，１０
９ｂが一旦空乏化すると、ターンオン時にｐ+型埋め込
み層１０９ａ，１０９ｂの空乏化が解消されるまで正常
なオン状態にならず、ターンオン時間が約１００μｓ以
上と時間が長い。
【０００７】また、ターンオン直後、ｐ+型埋め込み層
１０９ａ，１０９ｂから周辺に空乏層が延び、実効的に
キャリアが伝導できる面積が減るため、素子自体は高抵
抗となってスイッチング損失が大きくなる。
【０００８】本発明は、このような課題に鑑みなされた
もので、ターンオン時間を短縮し、高速動作が可能で、
スイッチング損失の少ない電力用半導体素子を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】この発明による電力用半
導体素子は、第１導電型の第１の半導体層と、前記第１
の半導体層に電気的に接続された第１の主電極と、前記
第１の半導体層の表面に選択的に形成された第２導電型
の第２の半導体層と、前記第２の半導体層の表面に選択
的に形成された第１導電型の第３の半導体層と、前記第
２の半導体層と前記第３の半導体層とに電気的に接続さ
れた第２の主電極と、前記第１の半導体層と前記第２の
半導体層と前記第３の半導体層の表面上に絶縁膜を介し
て形成された第１の制御電極と、前記第１の半導体層中
であって、前記第２の半導体層と前記第１の主電極との
間に選択的に埋め込まれた少なくとも１つ以上の第２導
電型の埋め込み層と、前記埋め込み層と前記第１の主電
極と異なる半導体表面を結ぶ第２導電型の第４の半導体
層と、前記第４の半導体層の表面に形成された第３の電
極とを有する事を特徴とする。
【００１０】そして、前記第１の主電極と前記第３の電
極および前記第２の主電極が、抵抗を介して電気的に接
続されていることを特徴とする。
【００１１】また、この発明による電力用半導体素子
は、第１導電型の第１の半導体層と、前記第１半導体層
に電気的に接続された第１の主電極と、前記第１の半導
体層の表面に選択的に形成された第２導電型の第２の半
導体層と、前記第２の半導体層の表面に選択的に形成さ
れた第１導電型の第３の半導体層と、前記第２の半導体
層と前記第３の半導体層とに電気的に接続された第２の
主電極と、前記第１の半導体層と前記第２の半導体層と
前記第３の半導体層の表面上に絶縁膜を介して形成され
た第１の制御電極と、前記第１の半導体層中であって、
前記第２の半導体層と前記第１の主電極との間に選択的
に埋め込まれた少なくとも１つ以上の第２導電型の埋め
込み層と、前記埋め込み層と前記第１の主電極と異なる
半導体表面を結ぶ第２導電型の第４の半導体層と、前記
第２の半導体層と前記第４の半導体層とを電気的に接続
し、高電圧印可時に完全に空乏化する第２導電型の第５
の半導体層とを有する事を特徴とする。
【００１２】また、この発明による電力用半導体素子
は、第１導電型の第１の半導体層と、前記第１半導体層
に電気的に接続された第１の主電極と、前記第１の半導
体層の表面に選択的に形成された第２導電型の第２の半
導体層と、前記第２の半導体層の表面に選択的に形成さ
れた第１導電型の第３の半導体層と、前記第２の半導体
層と前記第３の半導体層とに電気的に接続された第２の
主電極と、前記第１の半導体層と前記第２の半導体層と
前記第３の半導体層の表面上に絶縁膜を介して形成され
た第１の制御電極と、前記第１の半導体層中であって、
前記第２の半導体層と前記第１の主電極との間に選択的
に埋め込まれた少なくとも１つ以上の第２導電型の埋め
込み層と、前記埋め込み層と前記第１の主電極と異なる
半導体表面を結ぶ第２導電型の第４の半導体層と、前記
第２の半導体層と前記第４の半導体層と前記第１の主電
極とを電気的に接続する高抵抗層とを有する事を特徴と
する。
【００１３】また、この発明による電力用半導体素子
は、第１導電型の第１の半導体層と、前記第１の半導体
層に電気的に接続された第１の主電極と、前記第１の半
導体層の表面に選択的に形成された第２導電型の第２の
半導体層と、前記第２の半導体層の表面に選択的に形成
された第１導電型の第３の半導体層と、前記第３の半導
体層の表面に形成された第２の主電極と、前記第１の半
導体層の表面に選択的に形成され、前記第２の半導体層
に接続された第２導電型の第４の半導体層と、前記第４
の半導体層の表面に形成された第１の制御電極と、前記
第１の半導体層中であって、前記第２の半導体層と前記
第１の主電極との間に選択的に埋め込まれた少なくとも
１つ以上の第２導電型の埋め込み層と、前記埋め込み層
と前記第１の主電極と異なる半導体表面を結ぶ第２導電
型の第５の半導体層と、前記第５の半導体層の表面に形
成された第３の電極とを有する事を特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の実施の形
態では、第１導電型をｎ型、第２導電型をｐ型としてい
る。また、図面中の同一部分には同一符号を付してい
る。 （第１の実施の形態）図１は、第１の実施の形態に係る
パワーＭＯＳＦＥＴの構成を模式的に示す断面図であ
る。
【００１５】このＭＯＳＦＥＴは、第１の半導体層とし
てｎ-型ドリフト層１の一方の表面に高濃度半導体層、
例えば、ｎ+型ドレイン層２が形成され、このｎ+型ドレ
イン層２上には、第１の主電極としてのドレイン電極３
が形成されている。このｎ-型ドリフト層１は、一例と
して、７．５×１０14ｃｍ-3の不純物濃度で、約６０μ
ｍの厚さに形成され、ｎ+型ドレイン層２は、一例とし
て、約６×１０18ｃｍ- 3の不純物濃度で、約２００μｍ
の厚さに形成されている。
【００１６】また、前記ｎ-型ドリフト層１の他方の表
面には、第２の半導体層として複数のｐ型ベース層４
が、互いに間隔をおいて選択的に、且つ、ストライプ形
状に拡散形成され、この各ｐ型ベース層４表面には、第
３の半導体層としてｎ+型ソース層５が、各々選択的
に、且つ、ストライプ形状に拡散形成されている。この
ｐ型ベース層４は、一例として、約３×１０17ｃｍ-3の
不純物濃度で、約２．０μｍの深さに形成され、前記ｎ
+型ソース層５は、一例として、約１×１０20ｃｍ- 3の
不純物濃度で、約０．２μｍの深さに形成されている。
【００１７】また、一方の前記ｐ型ベース層４及び前記
ｎ+型ソース層５から前記ｎ-型ドリフト層１を介して他
方の前記ｐ型ベース層４および前記ｎ+型ソース層５に
至る領域上には、膜厚約０．１μｍのゲート絶縁膜、例
えば、Ｓｉ酸化膜６を介して、第１の制御電極として第
１のゲート電極７がストライプ形状に形成されている。
この第１のゲート電極７を挟むように、一方の前記ｐ型
ベース層４及び前記ｎ +型ソース層５上と、他方の前記
ｐ型ベース層４及び前記ｎ+型ソース層５上には、第２
の主電極としてソース電極８がストライプ形状に形成さ
れている。
【００１８】そして、前記ドレイン電極３と前記ｐ型ベ
ース層４との間に前記ｎ-型ドリフト層１中には、スト
ライプ形状をもつ、例えば、２層のｐ+型埋め込み層９
ａ，９ｂが、選択的に埋め込み形成されている。このｐ
+型埋め込み層９ａ，９ｂは、例えば、横方向に長軸を
もつ楕円形状に形成され、一例として、約１×１０18ｃ
ｍ-3のピーク濃度で、約３．０μｍの長軸、横方向の間
隔を約６μｍに形成されている。
【００１９】また、このｐ+型埋め込み層９ａ，９ｂ
は、全てのストライプ形状の素子終端部において接続さ
れ、同じ電位となる。
【００２０】また、前記ｎ-型ドリフト層１中に埋め込
まれたｐ+型引出し層１０ａ，１０ｂが、前記ｐ+型埋め
込み層９ａ，９ｂと接続されて、前記ｐ+型引出し層１
０ａ，１０ｂの表面に第３の電極１１ａ，１１ｂが形成
されている。前記第３の電極１１ａ，１１ｂにより前記
ｐ+型埋め込み層９ａ，９ｂの電位をそれぞれ独立に制
御することが可能となり、且つ、空乏化した場合は、第
３の電極１１ａ，１１ｂから電流を流すことにより充電
することが可能となり、高速のターンオンが実現可能と
なる。
【００２１】前記ｐ+型引出し層１０ａ，１０ｂは、前
記ｐ+型埋め込み層９ａ，９ｂと同様に、縦方向に繋が
ったｐ+層を埋め込み成長により形成するか、トレンチ
溝を形成した後、斜めイオン注入もしくはｐ型ポリシリ
コンを埋め込むことにより形成可能である。 （第２の実施の形態）図２は、このパワーＭＯＳＦＥＴ
の構成を模式的に示す断面図であり、図１と同一部分に
は同一符号を付してその詳しい説明は省略し、ここでは
異なる部分についてのみ説明する。
【００２２】この実施の形態では、第２の主電極である
ソース電極８と同じ表面にドレイン電極３と同じ電位と
なる表面ｎ+型半導体層１２が形成され、前記表面ｎ+半
導体層１２の表面に第４の電極である表面ドレイン電極
１３が形成されている。
【００２３】そして、ソース電極８と第３の電極１１
ａ，１１ｂと表面ドレイン電極１３は、抵抗１４ａ，１
４ｂ，１４ｃを介して電気的に接続されている。ターン
オン時には、前記表面ドレイン電極１３から前記抵抗１
４ａ，１４ｂ，１４ｃを介して流れる電流により、ｐ+
型埋め込み層９ａ，９ｂに充電電流が流れる為、高速タ
ーンオンとなる。
【００２４】また、オフ時のリーク電流は、前記抵抗１
４ａ，１４ｂ，１４ｃを介して流れる電流で決まり、例
えば、チップサイズを１ｃｍ2、各抵抗を２００ｋΩと
すると、リーク電流は１ｍＡとなる。 （第３の実施の形態）図３は、このパワーＭＯＳＦＥＴ
の構成を模式的に示す断面図であり、図１と同一部分に
は同一符号を付してその詳しい説明は省略し、ここでは
異なる部分についてのみ説明する。
【００２５】この実施の形態では、ｐ型ベース層４と同
一表面にｐ-型リサーフ層１５ａ，１５ｂを形成してい
る。一例として、約１．５×１０16ｃｍ-3の不純物濃度
で、深さ約１μｍで形成されている。そして、前記ｐ-
型リサーフ層１５ａ，１５ｂは、前記ｐ型ベース層４と
ｐ+型埋め込み層９ａ，９ｂとを、ｐ+型引出し層１０
ａ，１０ｂを介して電気的に接続している。前記ｐ-型
リサーフ層１５ａ，１５ｂは、高電圧印可時には空乏化
する為、前記ｐ型ベース層４と前記ｐ+型埋め込み層９
ａ，９ｂの間にも電圧が加わり耐圧は保持される。ター
ンオン時には、ソース電極８から前記ｐ型ベース層４及
び前記ｐ-型リサーフ層１５ａ，１５ｂとｐ+型引出し層
１０ａ，１０ｂを介して、前記ｐ+型埋め込み層９ａ，
９ｂにホールが供給され、高速にターンオンする。 （第４の実施の形態）図４は、このパワーＭＯＳＦＥＴ
の構成を模式的に示す断面図であり、図１と同一部分に
は同一符号を付してその詳しい説明は省略し、ここでは
異なる部分についてのみ説明する。
【００２６】この実施の形態では、ソース電極８と同じ
表面にある表面ドレイン電極１３を電気的に接続する高
抵抗層１６が形成されている。一例として、半絶縁性ポ
リシリコン膜により形成されている。そして、前記高抵
抗層１６はｐ+型引出し電極１０ａ，１０ｂにも接続さ
れている。このため、前記ソース電極８及び前記表面ド
レイン電極１３とｐ+型埋め込み層９ａ，９ｂは電気的
に接続されている。ターンオン時には、前記表面ドレイ
ン電極１３より前記ｐ+型埋め込み層９ａ，９ｂに電流
が流れて、空乏化が解消される。オフ時のリーク電流
は、前記第２の実施例と同様に前記高抵抗層１６を介し
て流れる電流となる。 （第５の実施の形態）図５は、ＳＩＴの構成を模式的に
示す断面図であり、図１と同一部分には同一符号を付し
てその詳しい説明は省略し、ここでは異なる部分につい
てのみ説明する。
【００２７】この実施の形態では、ドレイン電極と異な
る表面に第２の半導体層としてｐ+型ゲート層１７が、
互いに間隔をおいて選択的に形成されている。このｐ+
型ゲート層１７は、一例として、約１×１０19ｃｍ-3の
ピーク濃度で、約２μｍの深さに形成されている。また
前記ｐ+型ゲート層１７の表面には第１の制御電極とな
るゲート電極１８が形成されている。
【００２８】また、前記ｐ+型ゲート層１７に接続され
るようにｐ-型チャネル層１９が選択的に形成されてい
る。そして、前記ｐ-型チャネル層１９の表面にはｎ+型
ソース層２０が選択的に形成されており、前記ｎ+型ソ
ース層２０の表面にはソース電極２１が形成されてい
る。
【００２９】そして、前記第１の実施の形態と同様に前
記ｐ+型埋め込み層９ａ，９ｂの電位を第３の電極１１
ａ，１１ｂにより制御することが可能であり、且つ、空
乏化した前記ｐ+型埋め込み層９ａ，９ｂを充電するこ
とが可能である。
【００３０】以上、本発明を第１乃至第５の実施の形態
により説明したが、この発明は、第１乃至第５の実施の
形態に限定されるものではない。
【００３１】例えば、第１乃至第５の実施の形態では、
ｐ+型埋め込み層を２層として説明を行ったが、ｐ+型埋
め込み層は一層以上有する構造であれば、同様な効果を
得ることができる。
【００３２】また、各層の複数のｐ+型埋め込み層は、
ストライプ状に限らず、メッシュ状に形成してもよい。
【００３３】また、ｐ型ベース層及びｎ+型ソース層
は、ストライプ状に形成したが、ドット状に形成しても
よい。
【００３４】また、半導体としてシリコン（Ｓｉ）を用
いたＭＯＳＦＥＴを説明したが、半導体としては、例え
ばシリコンカーバイト（ＳｉＣ）等の化合物半導体を用
いることができる。
【００３５】また、第１乃至第４の実施の形態では、プ
レーナ型のパワーＭＯＳＦＥＴを例示したが、本発明で
はトレンチ構造のパワーＭＯＳＦＥＴにも適用可能であ
る。
【００３６】更に、電位が浮遊した埋め込み層を有する
ＭＯＳＦＥＴとＳＩＴで説明したが、本発明の構造は、
電位が浮遊した層を有する素子であれば、適用可能であ
る。
【００３７】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
低オン抵抗、高耐圧を維持しつつ、ターンオン時間が短
く、高速動作が可能で、しかもスイッチング損失が少な
い電力用半導体素子を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態におけるパワーＭＯＳＦＥＴ
の構成を模式的に示す断面図。
【図２】第２の実施の形態におけるパワーＭＯＳＦＥＴ
の構成を模式的に示す断面図。
【図３】第３の実施の形態におけるパワーＭＯＳＦＥＴ
の構成を模式的に示す断面図。
【図４】第４の実施の形態におけるパワーＭＯＳＦＥＴ
の構成を模式的に示す断面図。
【図５】第５の実施の形態におけるＳＩＴの構成を模式
的に示す断面図。
【図６】従来におけるＭＯＳＦＥＴの構成を模式的に示
す断面図。
【符号の説明】
１、１０１…ｎ-型ドリフト層 ２、１０２…ｎ+型ドレイン層 ３、１０３…ドレイン電極 ４、１０４…ｐ型ベース層 ５、１０５…ｎ+型ソース層 ６、１０６…Ｓｉ酸化膜 ７、１０７…ゲート電極 ８、１０８…ソース電極 ９ａ、９ｂ、１０９ａ、１０９ｂ…ｐ+型埋め込み層 １０ａ、１０ｂ…ｐ+型引出し層 １１ａ、１１ｂ…第３の電極 １２…表面ｎ+型ドレイン層 １３…表面ドレイン電極 １４ａ、１４ｂ、１４ｃ…抵抗 １５ａ、１５ｂ…ｐ-型リサーフ層 １６…高抵抗層 １７…ｐ+型ゲート層 １８…ゲート電極 １９…ｐ-型チャネル層 ２０…ｎ+型ソース層 ２１…ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F102 FB01 GB06 GC07 GC08 GD04 GJ02 GJ03 GL02 GL03

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の第１の半導体層と、 前記第１の半導体層に電気的に接続された第１の主電極
    と、 前記第１の半導体層の表面に選択的に形成された第２導
    電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とに電気的に
    接続された第２の主電極と、 前記第１の半導体層と前記第２の半導体層と前記第３の
    半導体層の表面上に絶縁膜を介して形成された第１の制
    御電極と、 前記第１の半導体層中であって、前記第２の半導体層と
    前記第１の主電極との間に選択的に埋め込まれた少なく
    とも１つ以上の第２導電型の埋め込み層と、 前記埋め込み層と前記第１の主電極と異なる半導体表面
    を結ぶ第２導電型の第４の半導体層と、 前記第４の半導体層の表面に形成された第３の電極とを
    有する事を特徴とする電力用半導体素子。
  2. 【請求項２】前記第１の主電極と前記第３の電極および
    前記第２の主電極が、抵抗を介して電気的に接続されて
    いることを特徴とする請求項１に記載の電力用半導体素
    子。
  3. 【請求項３】第１導電型の第１の半導体層と、 前記第１半導体層に電気的に接続された第１の主電極
    と、 前記第１の半導体層の表面に選択的に形成された第２導
    電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とに電気的に
    接続された第２の主電極と、 前記第１の半導体層と前記第２の半導体層と前記第３の
    半導体層の表面上に絶縁膜を介して形成された第１の制
    御電極と、 前記第１の半導体層中であって、前記第２の半導体層と
    前記第１の主電極との間に選択的に埋め込まれた少なく
    とも１つ以上の第２導電型の埋め込み層と、 前記埋め込み層と前記第１の主電極と異なる半導体表面
    を結ぶ第２導電型の第４の半導体層と、 前記第２の半導体層と前記第４の半導体層とを電気的に
    接続し、高電圧印可時に完全に空乏化する第２導電型の
    第５の半導体層とを有する事を特徴とする電力用半導体
    素子。
  4. 【請求項４】第１導電型の第１の半導体層と、 前記第１半導体層に電気的に接続された第１の主電極
    と、 前記第１の半導体層の表面に選択的に形成された第２導
    電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とに電気的に
    接続された第２の主電極と、 前記第１の半導体層と前記第２の半導体層と前記第３の
    半導体層の表面上に絶縁膜を介して形成された第１の制
    御電極と、 前記第１の半導体層中であって、前記第２の半導体層と
    前記第１の主電極との間に選択的に埋め込まれた少なく
    とも１つ以上の第２導電型の埋め込み層と、 前記埋め込み層と前記第１の主電極と異なる半導体表面
    を結ぶ第２導電型の第４の半導体層と、 前記第２の半導体層と前記第４の半導体層と前記第１の
    主電極とを電気的に接続する高抵抗層とを有する事を特
    徴とする電力用半導体素子。
  5. 【請求項５】第１導電型の第１の半導体層と、 前記第１の半導体層に電気的に接続された第１の主電極
    と、 前記第１の半導体層の表面に選択的に形成された第２導
    電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第３の半導体層と、 前記第３の半導体層の表面に形成された第２の主電極
    と、 前記第１の半導体層の表面に選択的に形成され、前記第
    ２の半導体層に接続された第２導電型の第４の半導体層
    と、 前記第４の半導体層の表面に形成された第１の制御電極
    と、 前記第１の半導体層中であって、前記第２の半導体層と
    前記第１の主電極との間に選択的に埋め込まれた少なく
    とも１つ以上の第２導電型の埋め込み層と、 前記埋め込み層と前記第１の主電極と異なる半導体表面
    を結ぶ第２導電型の第５の半導体層と、 前記第５の半導体層の表面に形成された第３の電極とを
    有する事を特徴とする電力用半導体素子。
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