JPH09283754A - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

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智樹 井上
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一郎 大村
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Abstract

(57)【要約】 【課題】深い拡散層を形成することなく、高耐圧の半導
体装置を提供する。 【解決手段】高耐圧半導体装置は、素子領域５１とその
周囲に配置された接合終端領域５２とを有する。素子領
域５１及び接合終端領域５２において、高抵抗のｎ型ベ
ース層３１の表面内にｐ型ベース層３４が拡散形成され
る。素子領域５１には、ゲート電極３７を埋め込んだ複
数のトレンチ３５が形成される。素子領域５１を囲ん
で、接合終端領域５２には連続或いは不連続なリング形
状を有する複数の終端トレンチ５５が形成される。トレ
ンチ５５はｐ型ベース層３４を貫通し、ｎ型ベース層３
１の途中まで達する深さを有する。接合終端領域５２に
おいて、ｐ型ベース層３４はトレンチ５５により電気的
に分離された複数の部分に分割される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高耐圧半導体装置に
関し、特に埋め込み絶縁ゲート構造を有する高耐圧半導
体装置に関する。
【０００２】
【従来の技術】高耐圧半導体装置においては、高抵抗半
導体基板と、その表面に形成された基板とは異なる導電
型の高濃度不純物層、即ち低抵抗層との間に形成される
主接合の終端部分の電界集中を緩和するため、従来より
リサーフやガードリングなどの接合終端構造が用いられ
ている。これらの構造は、主接合が逆バイアスの時に主
に高抵抗基板側に形成される空乏層を横方向に伸ばすこ
とにより接合終端部分の電界を緩和させている。
【０００３】しかしながら、このような高耐圧化技術に
は次のような問題がある。即ち、埋め込みゲート構造を
有する装置においては、埋め込みゲートの底部コーナー
の電界集中を緩和するため、埋め込みゲートと同程度の
深さまで達するように不純物拡散層を形成しなければな
らない。このため、長時間の熱処理が必要であり、半導
体基板の劣化を引起こす可能性がある。また、これらの
接合終端構造は、プレーナ技術を前提としているため、
化合物半導体のように拡散係数が小さく、不純物拡散が
困難な材料からなる基板を用いた場合には、これらの構
造を形成するのが困難となる。
【０００４】
【発明が解決しようとする課題】上述の如く、従来の高
耐圧半導体装置の接合終端構造は、深い拡散層を形成し
なければならないため、半導体基板の劣化を引起こした
り、また、拡散係数が小さい基板の場合には、構造その
ものの形成が困難であるという問題がある。従って、本
発明は、接合終端領域に深い拡散層を形成することなく
高耐圧が得られる高耐圧半導体装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明の第１の視点は、
第１導電型ベース層と、前記第１導電型ベース層の表面
内に形成された第２導電型ベース層とにより形成される
主接合を具備すると共に、主電流が流れる素子領域と前
記素子領域を包囲する接合終端領域とを具備する高耐圧
半導体装置であって、前記接合終端領域が、前記第２導
電型ベース層を貫通し且つ前記第１導電型ベース層の途
中の深さまで到達するように形成された複数の終端トレ
ンチを有し、前記接合終端領域において前記終端トレン
チにより前記第２導電型ベース層が電気的に分離された
複数の部分に分割されることを特徴とする。
【０００６】なお、ここで接合終端領域とは、主電流が
流れる領域以外の領域であって、半導体装置の耐圧を大
きくするための構造を有する領域である。本発明によれ
ば、接合終端領域に形成された複数の終端トレンチの側
面及び底面から空乏層が伸びることにより、第１導電型
ベース層と終端トレンチにより分割された第２導電型ベ
ース層とにより形成された主接合からの空乏層が、トレ
ンチ底部を越えて伸びる。このため、主接合から伸びる
空乏層が横方向に広がることができ、電界が緩和され
る。このため、深い拡散層を形成しなくとも、半導体装
置を高耐圧化することができる。
【０００７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。なお、以下の実施の形態では
第１導電型をｎ型、第２導電型をｐ型とする。図１は本
発明の実施の形態に係る高耐圧半導体装置の要部を示す
断面図である。
【０００８】図１図示の如く、高耐圧半導体装置は、主
電流が流れる領域、即ち素子領域５１と、これを包囲す
るように配置された接合終端領域５２とを有する。素子
領域５１及び接合終端領域５２において、高抵抗のｎ型
ベース層３１の裏面に低抵抗のｎ型バッファ層３２を介
して低抵抗のｐ型エミッタ層３３が形成される。また、
ｎ型ベース層３１の表面内にはｐ型ベース層３４が拡散
形成される。ｎ型ベース層３１の不純物濃度は、２×１
０14ｃｍ-3以下であることが好ましい。
【０００９】素子領域５１において、ｐ型ベース層３４
及びｎ型ベース層３１内には、ｐ型ベース層３４を貫通
し、ｎ型ベース層３１の途中まで達する深さの複数のト
レンチ３５が形成される。トレンチ３５はストライプ状
で微小な間隔をおいて平行に配置される。従って、トレ
ンチ３５の間に、半導体からなるトレンチ間領域４５、
即ち電流通路が規定される。
【００１０】ｐ型ベース層３４の表面内にはトレンチ３
５の上部に接するように低抵抗のｎ型エミッタ層３８が
拡散形成される。トレンチ３５内にはゲート絶縁膜３６
を介してゲート電極３７が埋め込み形成される。ｐ型ベ
ース層３４及びｎ型エミッタ層３８の両方にコンタクト
するようにカソード電極４２が配設される。また、ｐ型
エミッタ層３３にコンタクトするようにアノード電極４
４が配設される。
【００１１】素子領域５１を囲んで、接合終端領域５２
には連続或いは不連続なリング形状を有する複数の終端
トレンチ５５が形成される。トレンチ３５と同様、トレ
ンチ５５はｐ型ベース層３４を貫通し、ｎ型ベース層３
１の途中まで達する深さを有する。トレンチ５５内には
絶縁膜５６を介してフローティング電極５７が埋め込み
形成される。接合終端領域５２において、ｐ型ベース層
３４はトレンチ５５により電気的に分離された複数の部
分に分割される。
【００１２】接合終端領域５２の外端部で且つｎ型ベー
ス層３１の表面内には、前記トレンチ５５を包囲するよ
うに低抵抗のｎ型端部層６１が形成される。ｎ型端部層
６１にコンタクトするようにリング状端部電極６３が配
設される。カソード電極４２と端部電極６３との間の接
合終端領域５２の表面は、厚い絶縁膜６２により被覆さ
れる。
【００１３】このように構成された高耐圧半導体装置の
動作は、以下の通りである。即ち、ターンオン時には、
アノードが正となるように、アノード・カソード間に電
圧（順バイアス電圧）を印加した状態で、ゲート電極３
７にカソードに対して正の電圧（正バイアス電圧）を印
加する。この正バイアス電圧により、トレンチ３５の周
囲のｐ型ベース層３４内にｎ型チャネルが形成され、ｎ
型エミッタ層３８とｎ型ベース層３１とが短絡する。ま
た、この正バイアス電圧により、ｎ型ベース層３１内で
は、トレンチ３５の周囲に電子が蓄積された蓄積層が形
成される。
【００１４】これにより、ｎ型チャネルを介して電子電
流がｎ型ベース層３１に流れ、この電子電流に応じた量
の正孔がｐ型エミッタ層３３からｎ型ベース層３１に注
入される。この結果、ｎ型ベース層３１にキャリアが蓄
積され、ｎ型ベース層３１は導電変調を起し、ｎ型ベー
ス層３１の抵抗が低下する。このようにして、アノード
・カソード間に電流が流れる。
【００１５】図１図示の半導体装置のターンオフ時に
は、ゲート電極３７にカソードに対してゼロまたは負の
電圧（負バイアス電圧）を印加する。これにより、上記
ｎ型チャネルが消滅し、ｎ型エミッタ層３８からｎ型ベ
ース層３１へ電子が注入されなくなる。この結果、ｎ型
ベース層３１は導電変調を起こさなくなり、やがて半導
体装置は非導通状態になる。
【００１６】なお、図１図示の半導体装置はＩＧＢＴ
（Insulated Gate Bipolar Transistor ）モードで動作
するが、構造上のパラメータを特定することにより、同
じ構造でＩＥＧＴ（Injection-Enhanced Gate Transist
or）モードで動作させることもできる。
【００１７】図１図示の半導体装置において、アノード
・カソード間に順バイアス電圧を印加すると、ｎ型ベー
ス層３１内に大きな空乏層が形成され、高電界が生じ
る。この際、カソード電極４２から離れるに従って、終
端トレンチ５５ごとに電位が上昇し、カソード電極４２
から遠いトレンチ５５ほど電位が高くなる。その結果、
半導体基板表面の電界強度が緩和され、装置の破壊が防
止される。換言すると、もし、終端トレンチ５５が存在
しないと、カソード電極４２の端部５３における電位勾
配が急俊になりに、装置が破壊される。
【００１８】ここで、終端トレンチ５５の本数は、必要
な耐圧に応じて決定される。トレンチの本数が多くなる
ほど耐圧は高くなり、例えば２００本程度であれば４．
５ｋＶ程度の耐圧が得られる。また、ピンチオフをさせ
て等電位面を平坦にするためには、トレンチ５５間の間
隔Ｌ３は４μｍ以下であることが望ましく、ｎ型ベース
層内におけるトレンチ５５の深さＤ３は、間隔Ｌ３より
も大きいことが望ましい。
【００１９】図２は本発明の別の実施の形態に係る高耐
圧半導体装置の要部を示す断面図である。なお、以下の
図において、図１と同一部分には同一符号を付して詳細
な説明を省略する。
【００２０】この実施の形態の高耐圧半導体装置が図１
図示の半導体装置と異なる点は、フローティング電極５
７、カソード電極４２、及びリング状端部電極６３を高
抵抗膜即ち半絶縁性膜６４を介して接続したことにあ
る。半絶縁性膜６４は、例えばＳＩＰＯＳ（Semi-Insul
ating Polycrystalline Silicon ）から形成することが
できる。
【００２１】図２図示の半導体装置によれば、フローテ
ィング電極５７の電位をカソード電極４２から端部電極
６３に向かって順に確実に上げることができる。このた
め、半導体装置の耐圧の信頼性が向上する。
【００２２】図３は本発明の更に別の実施の形態に係る
高耐圧半導体装置の要部を示す断面図である。この実施
の形態の高耐圧半導体装置が図１図示の半導体装置と異
なる点は、接合終端領域５２のトレンチ５５の深さが、
トレンチ５５がカソード電極４２から遠くなるほど、即
ち素子領域５１から遠くなるほど順に浅くなることにあ
る。この様な構造は、トレンチ５５の幅を素子領域５１
から遠くなるほど徐々に広くしていくことで容易に実現
することができる。
【００２３】図３図示の半導体装置によれば、ｎ型端部
層６１近傍の電界を緩和することができ、このため、接
合終端領域５２の長さを短くすることが可能となる。な
お、上述の実施の形態においては、埋め込み絶縁ゲート
構造を有するＩＧＢＴ或いはＩＥＧＴを例示したが、本
発明に係る接合終端構造は、ダイオード、バイポーラト
ランジスタ、パワーＭＯＳＦＥＴ等の、埋め込み絶縁ゲ
ート構造を有する他のタイプの半導体装置に適用するこ
とができ、更に、埋め込み絶縁ゲート構造を有しないプ
レーナ構造の半導体装置にも適用することができる。
【００２４】
【発明の効果】本発明によれば、接合終端領域に深い拡
散層を形成することなく、十分に大きな耐圧を有する高
耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る高耐圧半導体装置の
要部を示す断面図。
【図２】本発明の別の実施の形態に係る高耐圧半導体装
置の要部を示す断面図。
【図３】本発明の更に別の実施の形態に係る高耐圧半導
体装置の要部を示す断面図。
【符号の説明】
３１…ｎ型ベース層（第１導電型ベース層） ３３…ｐ型エミッタ層（第２導電型エミッタ層） ３４…ｐ型ベース層（第２導電型ベース層） ３５…トレンチ ３６…ゲート絶縁膜 ３７…ゲート電極 ３８…ｎ型エミッタ層（第１導電型エミッタ層） ４２…カソード電極 ４４…アノード電極 ４５…トレンチ間領域 ５１…素子領域 ５２…接合終端領域 ５５…終端トレンチ ５７…フローティング電極 ６１…ｎ型端部層 ６３…端部電極 ６４…半絶縁性膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１導電型ベース層と、前記第１導電型ベ
    ース層の表面内に形成された第２導電型ベース層とによ
    り形成される主接合を具備すると共に、主電流が流れる
    素子領域と前記素子領域を包囲する接合終端領域とを具
    備する高耐圧半導体装置であって、前記接合終端領域
    が、前記第２導電型ベース層を貫通し且つ前記第１導電
    型ベース層の途中の深さまで到達するように形成された
    複数の終端トレンチを有し、前記接合終端領域において
    前記終端トレンチにより前記第２導電型ベース層が電気
    的に分離された複数の部分に分割されることを特徴とす
    る高耐圧半導体装置。
JP8094171A 1996-04-16 1996-04-16 高耐圧半導体装置 Pending JPH09283754A (ja)

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