WO2020121507A1 - 半導体装置 - Google Patents

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嘉寿子 小川
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サンケン電気株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device in which a structure for suppressing variation in withstand voltage due to external factors and improving stability is formed.
  • a structure for improving the breakdown voltage is formed in the peripheral region around the element region where the semiconductor element is formed.
  • a withstand voltage of a semiconductor device has been improved by arranging a trench in which a conductor film is embedded inside a groove having an insulating film formed on an inner wall surface in a peripheral region (see Patent Document 1).
  • the depletion layer spreads in the peripheral region and reaches the surface of the semiconductor substrate, so that the semiconductor device is easily affected by external ions.
  • the shape of the depletion layer is distorted and the breakdown voltage fluctuates or becomes unstable due to the influence of ions penetrating from the outside.
  • the outer trench having the conductor film disposed inside the groove having the insulating film formed on the inner wall surface is disposed so as to surround the periphery of the element region, and the potential of the conductor film in the outer trench is increased.
  • a semiconductor device in which the potential is set higher than the potential of the negative main electrode of the semiconductor device.
  • the present invention it is possible to provide a semiconductor device which is small in size and whose fluctuations in breakdown voltage due to external factors such as external ions are suppressed.
  • FIG. 6 is a schematic cross-sectional view showing the spread of a depletion layer of the semiconductor device according to the embodiment of the invention.
  • FIG. 6 is a schematic cross-sectional view showing the spread of a depletion layer of a semiconductor device of a comparative example.
  • FIG. 9 is a schematic cross-sectional view showing the configuration of a semiconductor device of a comparative example. It is a typical sectional view showing composition of a semiconductor device concerning a modification of an embodiment of the present invention.
  • the semiconductor device includes a semiconductor substrate 10 in which a main surface is defined with an element region 110 and a peripheral region 120 surrounding the periphery of the element region 110.
  • An interlayer insulating film 30 is arranged on the upper surface of the semiconductor substrate 10.
  • a plurality of outer peripheral trenches 20 surrounding the element region 110 are arranged in multiple and spaced from each other. That is, in plan view, the annular outer peripheral trench 20 is arranged around the element region 110.
  • the outer peripheral trench 20 has an insulating film 21 arranged on the inner wall surface of the groove extending from the upper surface of the semiconductor substrate 10 in the film thickness direction, and a conductor film 22 arranged on the insulating film 21 inside the groove.
  • the groove of the outer peripheral trench 20 of the semiconductor substrate 10 in which the second conductive type second semiconductor layer 12 is laminated on the first conductive type first semiconductor layer 11 extends from the upper surface of the second semiconductor layer 12. Then, the first semiconductor layer 11 is reached.
  • the conductor film 22 and the semiconductor substrate 10 face each other with the insulating film 21 in between.
  • the bottom of the insulating film 21 is located below the PN junction surface between the first semiconductor layer 11 and the second semiconductor layer 12.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • a semiconductor element which is operated by applying a voltage between two main electrodes is formed.
  • a vertical switching element such as a MOSFET having a gate trench structure or an insulated gate bipolar transistor (IGBT) is formed in the element region 110.
  • IGBT insulated gate bipolar transistor
  • a structure in which a front surface electrode (not shown) is arranged on the front surface of the semiconductor substrate 10 and a rear surface electrode 60 is arranged on the rear surface of the semiconductor substrate 10 may be used. ..
  • the front surface electrode arranged on the upper surface of the semiconductor substrate 10 is the negative main electrode of the semiconductor element and the rear surface electrode 60 arranged on the lower surface of the semiconductor substrate 10 is the positive side main electrode of the semiconductor element Will be explained.
  • the conductor film 22 of the outer peripheral trench 20 (hereinafter referred to as “outermost edge trench”) that is located closest to the outer edge of the semiconductor substrate 10 among the outer peripheral trenches 20 is the semiconductor element.
  • the potential is set higher than the potential of the negative main electrode.
  • the outermost edge trench is connected to the upper surface conductor film 50 arranged on the upper surface of the semiconductor substrate 10 through the opening of the interlayer insulating film 30.
  • the conductor film 22 of the outer peripheral trench 20 other than the outermost edge trench is in an electrically floating state.
  • the upper surface conductor film 50 is connected to the upper surface of the channel stopper region 40 arranged along the outer edge of the semiconductor substrate 10.
  • the channel stopper region 40 of the same conductivity type as the first semiconductor layer 11 of the semiconductor substrate 10 is formed in an annular shape in a plan view in a part of the upper portion of the first semiconductor layer 11 in the peripheral region 120.
  • the channel stopper region 40 is arranged for the purpose of suppressing fluctuations in breakdown voltage due to external factors such as external ions in the peripheral region 120, and the impurity concentration of the channel stopper region 40 is higher than that of the first semiconductor layer 11. It is set high.
  • the depletion layer is bent near the interface between the channel stopper region 40 and the first semiconductor layer 11, the depletion layer is prevented from reaching the diced side surface (outer edge) of the semiconductor substrate 10.
  • the first semiconductor layer 11 is formed up to the outer edge of the peripheral region 120, but the end portion of the second semiconductor layer 12 does not reach the outer edge of the semiconductor substrate 10.
  • the end of the second semiconductor layer 12 is in contact with the inner wall of the outermost edge trench, but the second semiconductor layer 12 does not extend to the outer edge side of the semiconductor substrate 10 with respect to the outer wall of the outermost edge trench.
  • the end portion of the second semiconductor layer 12 may extend to the channel stopper region 40 side with respect to the outermost edge trench.
  • the bottom of the outermost edge trench is below the PN junction surface between the first semiconductor layer 11 and the second semiconductor layer 12
  • the bottom of the outermost edge trench has the first semiconductor layer 11 and the second semiconductor layer. The PN junction surface with the layer 12 may not be reached.
  • the conductor film 22 of the outermost edge trench is electrically connected to the back electrode 60 via the top conductor film 50 and the semiconductor substrate 10.
  • the semiconductor element formed in the element region 110 is a transistor
  • the negative main electrode is the emitter electrode
  • the positive main electrode is the collector electrode
  • the conductor film 22 of the outermost edge trench is the collector electrode.
  • the conductor film 22 of the outermost edge trench is set to potential.
  • the conductor film 22 of the outermost edge trench is set to the potential of the drain electrode.
  • the semiconductor element formed in the element region 110 is a diode
  • the conductor film 22 of the outermost edge trench is set to the potential of the anode.
  • the depletion layer extends from the first semiconductor layer 11 and the second semiconductor layer 12 on the element region 110 side, so that the depletion layer in the peripheral region 120 moves laterally and downward. It spreads and the concentration of the electric field is relieved. Then, the conductor film 22 of the outermost edge trench is electrically connected to the positive-side main electrode of the semiconductor element, and thereby set to a potential higher than the potential of the negative-side main electrode of the semiconductor element. This suppresses the expansion of the depletion layer in the peripheral region 120 toward the upper side and the outer end.
  • FIG. 2 shows the spread of the depletion layer 100 in the peripheral region 120 of the semiconductor device shown in FIG. 1
  • FIG. 3 shows the spread of the depletion layer 100 in the peripheral region 120 of the semiconductor device of the comparative example.
  • the conductor films 22 of all the outer peripheral trenches 20 are in an electrically floating state.
  • the depletion layer 100 is suppressed from extending above the peripheral region 120 or at the outer end as compared with the comparative example.
  • this is because the conductor film 22 of the outermost edge trench is set to a potential higher than the potential of the negative main electrode of the semiconductor element, so that the depletion layer 100 is formed in the semiconductor substrate 10. This is because an electric field is generated in a direction that prevents the electric field from extending toward the upper surface of the.
  • the depletion layer 100 when the depletion layer 100 extends as shown in FIG. 3, the depletion layer 100 easily reaches the upper surface of the semiconductor substrate 10 and the side die lines. In particular, the larger the voltage applied between the main electrodes of the semiconductor element, the more the depletion layer spreads outward. If the width from the element region 110 to the die line is widened so that the depletion layer 100 does not reach the side surface of the chipped semiconductor device, the problem of increasing the chip size occurs. Therefore, for example, as shown in FIG. 4, the channel stopper region 40 is deeply formed. However, this causes a problem that the width of the channel stopper region 40 is widened or the manufacturing process is lengthened. Further, since the depletion layer 100 reaches the upper surface of the semiconductor substrate 10, the semiconductor device is easily affected by the outside.
  • the outermost edge trench suppresses the extension of the depletion layer toward the outer edge of the peripheral region 120. Therefore, it is not necessary to widen the width of the die line, and the increase in chip size is suppressed. Further, it is not necessary to form the channel stopper region 40 deep. Further, according to the semiconductor device shown in FIG. 1, since the depletion layer is prevented from reaching the upper surface of the semiconductor substrate 10, it is possible to prevent the semiconductor device from being affected by the outside.
  • the outer peripheral trench 20 is formed as follows, for example. First, the groove of the outer peripheral trench 20 is formed in the peripheral region 120. After that, the insulating film 21 is formed on the inner wall surface of the groove by using a thermal oxidation method or the like. Next, the conductor film 22 is formed inside the groove.
  • the conductor film 22 is, for example, a polysilicon film or the like. For example, the conductor film 22 is formed on the entire upper surface of the semiconductor substrate 10 so that the groove is filled with the conductor film 22. Then, the peripheral trench 20 is flattened so that the position of the upper surface of the conductor film 22 is lower than or the same as the position of the upper surface of the semiconductor substrate 10.
  • the groove of the outer peripheral trench 20 may be formed simultaneously with the formation of the gate trench. Then, at the same time as forming the gate insulating film on the inner wall surface of the gate trench, the insulating film 21 of the outer peripheral trench 20 is formed, and at the same time as forming the gate electrode, the conductor film 22 is formed.
  • the upper surface conductor film 50 extends above the outermost edge trench and further above the inner peripheral trench 20.
  • the upper surface conductor film 50 can function like a field plate.
  • the conductor film 50 controls the depletion layer on the upper surface of the semiconductor substrate 10, and the depletion layer can be extended downward in the outermost edge trench, and a synergistic effect can be obtained.
  • the upper surface conductor film 50 in order to prevent the depletion layer from being bent toward the element region 110 due to the effect of the field plate, it is preferable that the upper surface conductor film 50 not extend to a region close to the element region 110.
  • the conductor film 22 of the outermost edge trench of the outer peripheral trench 20 is set to a potential higher than the potential of the negative main electrode of the semiconductor element. To do. As a result, it is possible to realize a semiconductor device in which the depletion layer in the peripheral region 120 is prevented from expanding and variation in breakdown voltage due to external factors such as external ions is suppressed.
  • the conductor film 22 of the outermost edge trench has a higher potential than the potential of the main electrode on the negative side of the semiconductor element.
  • the structure for setting can be easily realized. Therefore, the semiconductor device shown in FIG. 1 is easy to manufacture.
  • the width W of the conductor film 22 in the outermost trench is wider than the width of the conductor film 22 in the other outer trenches 20.
  • the extension of the depletion layer 100 toward the upper surface and the outer edge of the peripheral region 120 is suppressed. Therefore, it is not necessary to widen the width of the die line nor to form the channel stopper region 40 deep.
  • the outermost edge trench is electrically connected to the back surface electrode 60 arranged on the lower surface of the semiconductor substrate 10 .
  • the outermost trench may be electrically connected to other electrodes of the device.
  • the groove depth of the outermost edge trench may be deeper than the groove depth of at least one of the outer peripheral trench 20 and the gate trench.
  • the outer peripheral trench 20 may be only the outermost edge trench, and may be replaced with a known breakdown voltage improving region such as a RESURF region or FLR instead of the outermost trench 20 other than the outermost edge trench. That is, the conductor film 22 in the outer peripheral trench 20 and the channel stopper region 40 may be electrically connected. Further, it is desirable that the outer peripheral trench 20 and the channel stopper region 40 are separated from each other on the upper surface side of the semiconductor substrate 10, and the first semiconductor layer 11 is interposed between the outer peripheral trench 20 and the channel stopper region 40.
  • the semiconductor device of the present invention can be used in the electronic equipment industry including the manufacturing industry that manufactures semiconductor devices in which fluctuations in breakdown voltage due to external factors such as external ions are suppressed.

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Abstract

半導体装置は、素子領域１１０と素子領域１１０の周囲を囲む周辺領域１２０が主面に定義された半導体基体１０を備え、溝の内壁面に配置された絶縁膜２１、及び溝の内部で絶縁膜２１の上に配置された導電体膜２２を有する外周トレンチ２０が、素子領域１１０の周囲を囲んで周辺領域１２０に配置されている。外周トレンチ２０の導電体膜２２が、素子領域１１０に形成された半導体素子の負側の主電極の電位よりも高い電位に設定される。

Description

半導体装置
  本発明は、外部要因による耐圧の変動の抑制・安定性向上のための構造が形成される半導体装置に関する。
　半導体装置の耐圧を向上させるために、半導体素子が形成される素子領域の周囲の周辺領域に耐圧を向上するための構造が形成されている。例えば、内壁面に絶縁膜を形成した溝の内部に導電体膜が埋め込まれたトレンチを周辺領域に配置して、半導体装置の耐圧向上が図られている（特許文献１参照。）。
特開２００７－５９７６６号公報
　空乏層が周辺領域で広がって半導体基体の表面に達することにより、半導体装置が外部イオンなどからの影響を受けやすくなる。例えば、外部から侵入するイオンの影響により、空乏層の形状が歪んで耐圧が変動したり不安定になったりする。また、外側に広がる空乏層がチップ化された半導体装置の側面に達することを防止する必要がある。このため、例えば、ウェハに形成された半導体装置をチップ化するためのダイスラインに至る周辺領域の幅を広くする対応が考えられる。しかし、この対策ではチップサイズが大型化してしまう。また、周辺領域の外縁においてチャネルストッパ領域を深く形成すると、製造工程が長くなる問題がある。
　上記問題点に鑑み、本発明は、小型で、且つ外部イオンなどの外部要因による耐圧の変動が抑制された半導体装置を提供することを目的とする。
　本発明の一態様によれば、内壁面に絶縁膜を形成した溝の内部に導電体膜が配置された外周トレンチが素子領域の周囲を囲んで配置され、外周トレンチ内の導電体膜の電位が、半導体装置の負側の主電極の電位よりも高く設定される半導体装置が提供される。
　本発明によれば、小型で、且つ外部イオンなどの外部要因による耐圧の変動が抑制された半導体装置を提供できる。
本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。 発明の実施形態に係る半導体装置の空乏層の広がりを示す模式的な断面図である。 比較例の半導体装置の空乏層の広がりを示す模式的な断面図である。 比較例の半導体装置の構成を示す模式的な断面図である。 本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
　次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものである。この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。
　本発明の実施形態に係る半導体装置は、図１に示すように、素子領域１１０と、素子領域１１０の周囲を囲む周辺領域１２０が主面に定義された半導体基体１０を備える。半導体基体１０の上面には、層間絶縁膜３０が配置されている。
　周辺領域１２０には、素子領域１１０の周囲を囲んで複数の外周トレンチ２０が互いに離間して多重に配置されている。即ち、平面視で、環状の外周トレンチ２０が素子領域１１０の周囲に配置されている。外周トレンチ２０は、半導体基体１０の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜２１、及び溝の内部で絶縁膜２１の上に配置された導電体膜２２を有する。例えば、第１導電型の第１半導体層１１の上に第２導電型の第２半導体層１２を積層した構成の半導体基体１０の外周トレンチ２０の溝が、第２半導体層１２の上面から延伸して第１半導体層１１に達する。外周トレンチ２０の側面及び底面では、絶縁膜２１を介して導電体膜２２と半導体基体１０が対向する。ここで、絶縁膜２１の底部は、第１半導体層１１と第２半導体層１２とのＰＮ接合面よりも下方に位置している。以下の説明では、第１導電型がｎ型、第２導電型がｐ型とする。
　図示を省略するが、素子領域１１０には、２つの主電極の間に電圧を印加されて動作する半導体素子が形成される。例えばゲートトレンチ構造のＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの縦型スイッチング素子が、素子領域１１０に形成される。縦型スイッチング素子が素子領域１１０に形成された場合、半導体基体１０の表面に表面電極（不図示）が配置され、半導体基体１０の裏面に裏面電極６０が配置された構成を使用してもよい。以下では、半導体基体１０の上面に配置された表面電極が半導体素子の負側の主電極であり、半導体基体１０の下面に配置された裏面電極６０が半導体素子の正側の主電極である場合を説明する。
　図１に示した半導体装置では、外周トレンチ２０のうちで半導体基体１０の外縁に最も近く配置された外周トレンチ２０（以下において「最外縁トレンチ」という。）の導電体膜２２が、半導体素子の負側の主電極の電位よりも高い電位に設定される。図１に示す半導体装置では、最外縁トレンチが、層間絶縁膜３０の開口部を介して、半導体基体１０の上面に配置された上面導電体膜５０と接続されている。なお、最外縁トレンチを除いた他の外周トレンチ２０の導電体膜２２は、電気的にフローティング状態である。
　上面導電体膜５０は、半導体基体１０の外縁に沿って配置されたチャネルストッパ領域４０の上面と接続している。半導体基体１０の第１半導体層１１と同一の導電型のチャネルストッパ領域４０は、周辺領域１２０の第１半導体層１１の上部の一部に、平面視で環状に形成されている。周辺領域１２０の外部イオンなどの外部要因による耐圧の変動を抑制することなどを目的としてチャネルストッパ領域４０は配置されており、チャネルストッパ領域４０の不純物濃度は第１半導体層１１の不純物濃度よりも高く設定されている。チャネルストッパ領域４０と第１半導体層１１との界面近傍で空乏層が曲げられるため、半導体基体１０のダイシングされた側面（外縁）に空乏層が達することが抑制される。第１半導体層１１は周辺領域１２０の外縁まで形成されているが、第２半導体層１２の端部は半導体基体１０の外縁に達していない。このように、第２半導体層１２の端部はチャネルストッパ領域４０よりも内側にあることが望ましい。つまり、半導体基体１０の上面において、第２半導体層１２の端部とチャネルストッパ領域４０との間に第１半導体層１１が挟まれている。例えば、第２半導体層１２の端部は最外縁トレンチの内壁と接しているが、最外縁トレンチの外壁よりも半導体基体１０の外縁側には第２半導体層１２が延伸していない。なお、第２半導体層１２の端部は最外縁トレンチよりもチャネルストッパ領域４０側まで延びていてもよい。また、最外縁トレンチの底部が第１半導体層１１と第２半導体層１２とのＰＮ接合面より下にある例を示しているが、最外縁トレンチの底部は第１半導体層１１と第２半導体層１２とのＰＮ接合面に達していなくてもよい。
　図１に示した半導体装置では、上面導電体膜５０及び半導体基体１０を介して、最外縁トレンチの導電体膜２２が裏面電極６０と電気的に接続される。例えば、素子領域１１０に形成された半導体素子がトランジスタであって、負側の主電極がエミッタ電極、正側の主電極がコレクタ電極である場合、最外縁トレンチの導電体膜２２はコレクタ電極の電位に設定される。また、負側の主電極がソース電極、正側の主電極がドレイン電極である場合、最外縁トレンチの導電体膜２２はドレイン電極の電位に設定される。或いは、素子領域１１０に形成された半導体素子がダイオードである場合、最外縁トレンチの導電体膜２２はアノードの電位に設定される。
　半導体装置をオフ状態又は逆バイアス状態にした場合、素子領域１１０側の第１半導体層１１と第２半導体層１２から空乏層が伸びることにより、周辺領域１２０において空乏層が横方向・下方向に広がり、電界の集中が緩和される。そして、最外縁トレンチの導電体膜２２は、半導体素子の正側の主電極と電気的に接続されることにより、半導体素子の負側の主電極の電位よりも高い電位に設定される。これにより、周辺領域１２０における上方や外端に向かう空乏層の広がりが抑制される。更に、チャネルストッパ領域４０と最外縁トレンチ内の導電体膜２２が電気的に接続しており、且つ最外縁トレンチとチャネルストッパ領域４０との間に第１半導体層１１があることで、空乏層がチャネルストッパ領域４０近傍に近づくことを抑制することができる。図２に、図１に示した半導体装置の周辺領域１２０における空乏層１００の広がりを示し、図３に、比較例の半導体装置の周辺領域１２０における空乏層１００の広がりを示す。図３に示した比較例では、すべての外周トレンチ２０の導電体膜２２が電気的にフローティング状態である。
　図２と図３を比較して明らかなように、図１に示した半導体装置では、比較例に比べて空乏層１００が周辺領域１２０の上方や外端に伸びることが抑制されている。これは、図１に示した半導体装置によれば、最外縁トレンチの導電体膜２２が半導体素子の負側の主電極の電位よりも高い電位に設定されるため、空乏層１００が半導体基体１０の上面に向かって伸びることを阻害する方向の電界が生じるためである。
　これに対し、図３に示したように空乏層１００が伸びる場合には、半導体基体１０の上面や、側面のダイスラインに空乏層１００が達しやすい。特に、半導体素子の主電極の間に印加される電圧が大きくなるほど、空乏層が外側に広がる。チップ化された半導体装置の側面に空乏層１００が達しないように素子領域１１０からダイスラインに至る幅を広くすると、チップサイズが大型化する問題が生じる。このため、例えば図４に示すように、チャネルストッパ領域４０を深く形成する。しかし、これにより、チャネルストッパ領域４０の幅が広がったり、製造工程が長くなったりする問題が生じる。また、空乏層１００が半導体基体１０の上面に達することにより、半導体装置が外部からの影響を受けやすくなる。
　一方、図１に示した半導体装置では、最外縁トレンチによって周辺領域１２０の外端に向かう空乏層の伸びが抑制される。このため、ダイスラインの幅を広くする必要がなく、チップサイズの大型化が抑制される。また、チャネルストッパ領域４０を深く形成する必要もない。更に、図１に示した半導体装置によれば、空乏層が半導体基体１０の上面に達することが抑制されるため、半導体装置が外部から影響を受けることを防止できる。
　外周トレンチ２０は、例えば以下のように形成される。まず、周辺領域１２０に外周トレンチ２０の溝を形成する。その後、熱酸化法などを用いて溝の内壁面に絶縁膜２１を形成する。次いで、溝の内部に導電体膜２２を形成する。導電体膜２２は例えばポリシリコン膜などである。例えば、溝が導電体膜２２で埋め込まれるように、半導体基体１０の上面の全面に導電体膜２２を形成する。そして、外周トレンチ２０の導電体膜２２の上面の位置が半導体基体１０の上面の位置よりも下方または同じになるように、平坦化される。
　なお、素子領域１１０にゲートトレンチ構造の半導体素子を形成する場合に、ゲートトレンチの形成と同時に外周トレンチ２０の溝を形成してもよい。そして、ゲートトレンチの内壁面にゲート絶縁膜を形成するのと同時に外周トレンチ２０の絶縁膜２１を形成し、ゲート電極の形成と同時に導電体膜２２を形成する。
　ところで、図１に示した半導体装置では、上面導電体膜５０が、最外縁トレンチの上方を越えて更に内側の外周トレンチ２０の上方まで延在している。半導体基体１０の上方に配置された部分において、上面導電体膜５０はフィールドプレートと同様に機能させることができる。最外縁トレンチの導電体膜２２を、半導体素子の負側の主電極の電位よりも高い電位に設定し、さらに上面導電体膜５０を内側の外周トレンチ２０の上方まで延在することで、上面導電体膜５０が半導体基体１０の上面の空乏層を制御し、最外縁トレンチで下方向に空乏層を伸ばすことができ、相乗効果を得られる。ただし、フィールドプレートの効果によって空乏層が素子領域１１０側に曲がることがないように、素子領域１１０に近い領域までは上面導電体膜５０を延在させないことが好ましい。
　以上に説明したように、本発明の実施形態に係る半導体装置では、外周トレンチ２０のうちの最外縁トレンチの導電体膜２２を、半導体素子の負側の主電極の電位よりも高い電位に設定する。これにより、周辺領域１２０における空乏層の広がりが抑制され、且つ外部イオンなどの外部要因による耐圧の変動が抑制された半導体装置を実現できる。
　更に、裏面電極６０と最外縁トレンチの導電体膜２２を電気的に接続する構成を採用することにより、最外縁トレンチの導電体膜２２を半導体素子の負側の主電極の電位よりも高い電位に設定するための構造を容易に実現することができる。このため、図１に示した半導体装置は、製造が容易である。
　＜変形例＞
　図５に示す本発明の実施形態の変形例に係る半導体装置は、最外縁トレンチの導電体膜２２の幅Ｗが、他の外周トレンチ２０の導電体膜２２の幅よりも広い。最外縁トレンチの導電体膜２２の幅Ｗを広くすることにより、空乏層１００を周辺領域１２０の下面に向かってより伸びやすくする電界の強度が強くなる。
　その結果、図５に示した半導体装置においては、周辺領域１２０の上面や外端に向かう空乏層１００の伸びが抑制される。したがって、ダイスラインの幅を広くする必要もチャネルストッパ領域４０を深く形成する必要もない。
　（その他の実施形態）
　上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、上記では最外縁トレンチが半導体基体１０の下面に配置された裏面電極６０と電気的に接続される場合を例示的に示したが、負側の主電極よりも高い電位に設定される半導体装置の他の電極と最外縁トレンチを電気的に接続してよい。
　また、最外縁トレンチの溝の深さを他の外周トレンチ２０又はゲートトレンチの少なくとも一方の溝の深さよりも深くしてもよい。
　また、外周トレンチ２０は最外縁トレンチのみでもよく、最外縁トレンチ以外の外周トレンチ２０の代わりに、リサーフ領域やＦＬＲなどの既知の耐圧改善領域に置きかえてもよい。つまり、外周トレンチ２０内の導電体膜２２とチャネルストッパ領域４０とが電気的に接続されていればよい。更に、外周トレンチ２０とチャネルストッパ領域４０とが半導体基体１０の上面側において離間し、外周トレンチ２０とチャネルストッパ領域４０との間に第１半導体層１１が介在していることが望ましい。
　このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
　本発明の半導体装置は、外部イオンなどの外部要因による耐圧の変動を抑制した半導体装置を製造する製造業を含む電子機器産業に利用可能である。
　１０…半導体基体
　２０…外周トレンチ
　２１…絶縁膜
　２２…導電体膜
　３０…層間絶縁膜
　４０…チャネルストッパ領域
　５０…上面導電体膜
　６０…裏面電極
　１００…空乏層
　１１０…素子領域
　１２０…周辺領域

Claims (5)

  1. 　素子領域と前記素子領域の周囲を囲む周辺領域が主面に定義された半導体基体を備え、
    　前記素子領域に、主電極の間に電圧を印加されて動作する半導体素子が形成され、
    　前記半導体基体の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜、及び前記溝の内部で前記絶縁膜の上に配置された導電体膜を有する外周トレンチが、前記周辺領域に配置され、
    　前記外周トレンチ内の前記導電体膜が前記半導体素子の負側の主電極の電位よりも高い電位に設定される
    　ことを特徴とする半導体装置。
  2. 　素子領域と前記素子領域の周囲を囲む周辺領域が主面に定義された半導体基体を備え、
    　前記周辺領域に、前記半導体基体の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜、及び前記溝の内部で前記絶縁膜の上に配置された導電体膜を有する外周トレンチが配置され、
    　前記半導体基体が、
    　前記素子領域と前記周辺領域に渡って形成された第１導電型の第１半導体層と、
    　前記第１半導体層よりも不純物濃度が高く、前記外周トレンチ内の前記導電体膜と電気的に接続し、前記外周トレンチから離間して前記周辺領域に形成されたチャネルストッパ領域と
    　を含むことを特徴とする半導体装置。
  3. 　前記外周トレンチと前記チャネルストッパ領域との間の前記半導体基体に、第１導電型の半導体層が配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記半導体素子の正側の主電極が前記半導体基体の下面に配置され、
    　前記半導体基体を介して前記半導体素子の正側の主電極と前記外周トレンチ内の前記導電体膜が電気的に接続される
    　ことを特徴とする請求項１に記載の半導体装置。
  5. 　前記外周トレンチと前記素子領域との間に、複数のトレンチが配置されており、
    　前記複数のトレンチが、前記半導体基体の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜と該絶縁膜の上に配置された導電体膜をそれぞれ有し、
    　前記外周トレンチ内の前記導電体膜の幅又は深さが、前記複数のトレンチ内の前記導電体膜の幅よりも広い、または深い
    　ことを特徴とする請求項１に記載の半導体装置。
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