CN107112360B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107112360B
CN107112360B CN201580061372.8A CN201580061372A CN107112360B CN 107112360 B CN107112360 B CN 107112360B CN 201580061372 A CN201580061372 A CN 201580061372A CN 107112360 B CN107112360 B CN 107112360B
Authority
CN
China
Prior art keywords
trench
region
insulating film
gate insulating
central portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580061372.8A
Other languages
English (en)
Other versions
CN107112360A (zh
Inventor
斋藤顺
永冈达司
青井佐智子
渡边行彦
宫原真一朗
金村高司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of CN107112360A publication Critical patent/CN107112360A/zh
Application granted granted Critical
Publication of CN107112360B publication Critical patent/CN107112360B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

半导体装置(1)具备：在表面形成有沟槽(30)的半导体基板(10)；覆盖沟槽(30)的内表面的栅极绝缘膜(51)；及配置在沟槽(30)的内部并通过栅极绝缘膜(51)而与半导体基板(10)绝缘的栅极电极(52)。半导体基板(10)具备：与覆盖沟槽(30)的两侧面的栅极绝缘膜(51)相接的n型的源极区域(11)；形成在源极区域(11)的下方并与覆盖沟槽(30)的两侧面的栅极绝缘膜(51)相接的p型的基极区域(12)；及形成在基极区域(12)的下方并与覆盖沟槽(30)的两侧面(31、32)和底面(40)的栅极绝缘膜(51)相接的n型的漂移区域(15)。沟槽(30)的底面(40)以在短边方向上中心部(43)比周缘部(44)向上突出的方式形成。覆盖周缘部(44)的栅极绝缘膜(51)的厚度比覆盖中心部(43)的栅极绝缘膜(51)的厚度厚。

Description

半导体装置
技术领域
本说明书公开的技术涉及半导体装置。
背景技术
专利文献1(日本特开2009-188221号公报)的半导体装置具备：形成有沟槽的半导体基板；覆盖沟槽的内表面的栅极绝缘膜；及配置在沟槽的内部的栅极电极。半导体基板具备：与栅极绝缘膜相接的n型的源极区域；形成在源极区域的下方并与栅极绝缘膜相接的p型的基极区域；及形成在基极区域的下方并与栅极绝缘膜相接的n型的漂移区域。沟槽的底面以中心部比周缘部向上突出的方式形成。
在专利文献1的半导体装置中，通过基极区域与漂移区域的pn结来形成空乏层。空乏层向漂移区域的内部扩展，并扩展至沟槽的底面的周围。而且，空乏层从沟槽的底面的周缘部侧朝向中心部侧进展。在上述的结构中，沟槽的底面的中心部向上方突出，因此对于沟槽的底面的紧下方的漂移区域，从两周缘部侧朝向中心部侧而从两方向施加电压。因此，能促进沟槽的底面的紧下方的漂移区域的空乏化。由此，在沟槽的底面的下方形成的空乏层的电容下降，反馈电容下降，因此能够降低半导体装置的开关损失。
发明内容
发明要解决的课题
在专利文献1的半导体装置中，当覆盖沟槽的底面的栅极绝缘膜的厚度变薄时，能够进一步促进沟槽的底面的紧下方的漂移区域的空乏化。然而，当单纯地减薄沟槽的底面的栅极绝缘膜时，栅极绝缘膜的电容增大，反馈电容增大，因此半导体装置的开关损失增大。而且，当单纯地减薄栅极绝缘膜时，栅极绝缘膜的耐压下降，栅极绝缘膜的寿命下降。
因此，本说明书的目的在于提供一种能够确保覆盖沟槽的底面的栅极绝缘膜的耐压并抑制开关损失的半导体装置。
用于解决课题的方案
本说明书公开的半导体装置具备：半导体基板，在表面形成有沟槽；栅极绝缘膜，覆盖沟槽的内表面；及栅极电极，配置在沟槽的内部。半导体基板具备：第一导电型的第一区域，与覆盖所述沟槽的两侧面的栅极绝缘膜相接；第二导电型的第二区域，形成在第一区域的下方，且与覆盖所述沟槽的两侧面的栅极绝缘膜相接；及第一导电型的第三区域，形成在第二区域的下方，且与覆盖沟槽的两侧面和底面的栅极绝缘膜相接。沟槽的底面以在短边方向上中心部比周缘部向上突出的方式形成。覆盖周缘部的栅极绝缘膜的厚度比覆盖中心部的栅极绝缘膜的厚度厚。
根据这样的结构，空乏层从第二导电型的第二区域与第一导电型的第三区域的交界向周围扩展。空乏层向第三区域的内部扩展，扩展至沟槽的底面的周围。而且，空乏层从沟槽的底面的周缘部侧向中心部侧进展。在上述的半导体装置中，以沟槽的底面的中心部比周缘部向上突出的方式形成，因此在空乏层向沟槽的底面的中心部侧进展时，等电位线(面)成为以沿着沟槽的底面的形状的方式延伸的状态。此时，沟槽的底面的中心部向上突出而周缘部向下突出，因此电场集中于突出的周缘部的附近。然而，在上述的半导体装置中，覆盖沟槽的底面的周缘部的栅极绝缘膜的厚度比覆盖中心部的栅极绝缘膜的厚度厚。由此，能够提高沟槽的底面的周缘部的栅极绝缘膜的耐压，能够抑制劣化。
另一方面，与沟槽的底面的周缘部相比中心部处的栅极绝缘膜薄，因此能够促进中心部的紧下方的漂移区域的空乏化。由此，在中心部的紧下方形成的空乏层的电容下降，反馈电容下降，因此能够抑制半导体装置的开关损失的增大。而且，能促进中心部的紧下方的漂移区域的空乏化，因此不会向中心部的栅极绝缘膜施加高电场。因此，即使覆盖沟槽的底面的中心部的栅极氧化膜薄，栅极氧化膜也能够承受电场。如以上说明所述，根据该半导体装置，能够确保覆盖沟槽的底面的栅极绝缘膜的耐压，并抑制开关损失。
附图说明
图1是半导体装置的剖视图。
图2是图1的主要部分II的放大图。
图3是其他的实施方式的半导体装置的主要部分的放大图。
具体实施方式
以下，关于实施方式，参照附图进行说明。如图1及图2所示，半导体装置1具备半导体基板10、配置在半导体基板10的表面的表面电极21及配置在半导体基板10的背面的背面电极22。需要说明的是，图1中的虚线示意性地示出栅极电极52为断开电位、表面电极21为低电位、背面电极22为高电位时的半导体基板10内的等电位线(面)。
表面电极21覆盖半导体基板10的表面。背面电极22覆盖半导体基板10的背面。表面电极21及背面电极22例如由铝(Al)、铜(Cu)等金属形成。
半导体基板10由碳化硅(SiC)形成。在其他的例子中，半导体基板10可以由硅(Si)或氮化镓(GaN)等形成。在半导体基板10的内部形成有半导体元件。在本实施方式中，作为半导体元件而例示出纵型的MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属-氧化物半导体场效应晶体管)。
在半导体基板10的表面形成有沟槽30。而且，半导体基板10具备源极区域11(第一区域的一例)、在源极区域11的下方形成的基极区域12(第二区域的一例)、在基极区域12的下方形成的漂移区域15(第三区域的一例)及在漂移区域15的下方形成的漏极区域13。
沟槽30沿着半导体基板10的深度方向(z方向)延伸。沟槽30从半导体基板10的表面贯通源极区域11及基极区域12而延伸至到达漂移区域15的深度。在沟槽30的内表面形成有栅极绝缘膜51。在沟槽30的内部配置有栅极电极52。沟槽30具备第一侧面31、第二侧面32及底面40。
沟槽30的第一侧面31与第二侧面32在沟槽30的短边方向(x方向)上相向。第一侧面31及第二侧面32倾斜。第一侧面31与第二侧面32随着从半导体基板10的表面侧朝向深度方向(z方向)而接近。第一侧面31与第二侧面32的距离在沟槽30的深度方向上的下部比上部短。沟槽30的底部34的宽度比开口部33的宽度窄。
沟槽30的底面40形成在第一侧面31与第二侧面32之间。底面40形成为山型(凸状)。如图2所示，底面40在短边方向(x方向)上具备中心部43及周缘部44。周缘部44位于比中心部43靠侧面31、32侧处。底面40在短边方向(x方向)上以中心部43比周缘部44向上突出的方式形成。即，在深度方向(z方向)上，底面40的中心部43处于比周缘部44浅的位置。
底面40具备第一斜面41及第二斜面42。第一斜面41从底面40的中心部43向第一侧面31延伸。第一斜面41与第一侧面31连结。第二斜面42从底面40的中心部43向第二侧面32延伸。第二斜面42与第二侧面32连结。在底面40的中心部43，第一斜面41与第二斜面42所成的角度θ优选为90°以下。在第一侧面31与第一斜面41之间形成有第一角部36。在第二侧面32与第二斜面42之间形成有第二角部37。
栅极绝缘膜51覆盖第一侧面31、第二侧面32及底面40。通过使氧化膜堆积于沟槽30的内表面而能够形成栅极绝缘膜51。栅极绝缘膜51例如是TEOS(Tetra-ethyl Ortho-silicate：四乙基硅酸盐)的膜。在沟槽30的第一角部36，氧化膜从沟槽30的第一侧面31及第一斜面41堆积。由此，第一角部36的栅极绝缘膜51的厚度变厚。同样，在沟槽30的第二角部37，氧化膜从沟槽30的第二侧面32及第二斜面42堆积。由此，第二角部37的栅极绝缘膜51的厚度变厚。覆盖沟槽30的底面40的周缘部44的栅极绝缘膜51的厚度t1比覆盖底面40的中心部43的栅极绝缘膜51的厚度t2厚。
栅极电极52例如由铝或多晶硅形成。栅极电极52填充于比栅极绝缘膜51靠内侧处。栅极电极52通过栅极绝缘膜51而与半导体基板10绝缘。在栅极电极52的上方配置有层间绝缘膜53。层间绝缘膜53形成在栅极电极52与表面电极21之间，使两者绝缘。
源极区域11是n型的区域。源极区域11的不纯物浓度高。源极区域11形成在半导体基板10的表层部。源极区域11在向半导体基板10的表面露出的范围形成为岛状。源极区域11与覆盖第一侧面31及第二侧面32的栅极绝缘膜51相接。源极区域11与表面电极21相接。源极区域11相对于表面电极21进行欧姆连接，且与表面电极21导通。
基极区域12是p型的区域。基极区域12与栅极绝缘膜51相接。基极区域12具备基极接触区域121、低浓度基极区域122及突出区域123。基极接触区域121的不纯物浓度高。低浓度基极区域122及突出区域123的不纯物浓度比基极接触区域121的不纯物浓度低。
基极接触区域121形成于半导体基板10的表层部。基极接触区域121在向半导体基板10的表面露出的范围形成为岛状。基极接触区域121与表面电极21相接。基极接触区域121相对于表面电极21进行欧姆连接，且与表面电极21导通。
低浓度基极区域122形成在源极区域11及基极接触区域121的下方。通过低浓度基极区域122将源极区域11从漂移区域15分离。低浓度基极区域122在源极区域11的下侧，与覆盖第一侧面31及第二侧面32的栅极绝缘膜51相接。
突出区域123形成在低浓度基极区域122的下方。突出区域123向漂移区域15侧突出。突出区域123进入漂移区域15之中。突出区域123形成在从沟槽30分离的位置。在沟槽30的短边方向(x方向)上，在沟槽30的两侧形成有突出区域123。突出区域123的下端141处于比沟槽30的底面40的上端401深的位置。即，沟槽30的底面40的中心部43形成在比突出区域123的下端141浅的位置。而且，突出区域123的下端141处于比沟槽30的底面40的下端402浅的位置。即，沟槽30的底面40的周缘部44形成在比突出区域123的下端141深的位置。
漂移区域15是n型的区域。漂移区域15的不纯物浓度低。漂移区域15与栅极绝缘膜51相接。漂移区域15形成在突出区域123的周围及沟槽30的底部34的周围。漂移区域15与覆盖沟槽30的两侧面31、32和底面40的栅极绝缘膜51相接。
漏极区域13是n型的区域。漏极区域13的不纯物浓度高。漏极区域13形成在向半导体基板10的背面露出的范围。漏极区域13与背面电极22相接。漏极区域13相对于背面电极22进行欧姆连接，且与背面电极22导通。
在使半导体装置1动作时，对于背面电极22施加比表面电极21高的电位。在此状态下如果向栅极电极52施加阈值以上的电位，则在低浓度基极层122形成通道，电流从背面电极22经由漏极区域13、漂移区域15、通道、源极区域11朝向表面电极21流动。即，MOSFET接通。当使栅极电极52的电位下降到阈值以下时，通道消失，MOSFET断开。在MOSFET断开时，向p型的基极区域12与n型的漂移区域15的pn结施加反向电压，由此形成从两者的交界向周围扩展的空乏层。空乏层向漂移区域15的内部扩展，扩展至沟槽30的底面40的周围。
如图2的箭头200所示，空乏层从沟槽30的底面40的周缘部44侧向中心部43侧进展。在上述的半导体装置1中，沟槽30的底面40以中心部43比周缘部44向上突出的方式形成。由此，在空乏层进展到沟槽30的底面40的中心部43侧时，如图1所示，成为等电位线(面)以沿着沟槽30的底面40的形状的方式延伸的状态。
在上述的半导体装置1中，沟槽30的底面40的中心部43向上突出，而周缘部44向下突出，因此电场集中于突出的周缘部44的附近。然而，在上述的半导体装置1中，覆盖沟槽30的底面40的周缘部44的栅极绝缘膜51的厚度t1比覆盖中心部43的栅极绝缘膜51的厚度t2厚。即，沟槽30的第一角部36及第二角部37的栅极绝缘膜51的厚度厚。其结果是，第一角部36及第二角部37的栅极绝缘膜51能够承受电场。
另外，根据上述的半导体装置1，相对于沟槽30的底面40的周缘部44，覆盖中心部43的栅极绝缘膜51薄，因此能够促进中心部43的紧下方的漂移区域15的空乏化。由此，在中心部43的紧下方形成的空乏层100的电容下降，反馈电容下降，因此能够抑制半导体装置1的开关损失的增大。而且，由于能促进中心部43的紧下方的漂移区域15的空乏化，因此在中心部43的下方难以产生高电场。由此，即使覆盖沟槽30的底面40的中心部43的栅极氧化膜51薄，中心部43的栅极氧化膜51也能够承受电场。如以上所述，在半导体装置10中，覆盖沟槽30的底面40的栅极绝缘膜51具有充分的耐压，并且与以往相比也能够抑制开关损失。
另外，在上述的半导体装置1中，沟槽30的底面40的第一斜面41与第二斜面42所成的角度θ为90°以下。这样当第一斜面41与第二斜面42所成的角度陡峭时，在第一斜面41与第二斜面42之间的漂移区域15难以产生高电场，沟槽30的底面40附近的等电位线的间隔变宽。由此，能够降低由栅极电极52和漂移区域15产生的反馈电容。其结果是，能够降低半导体装置1的开关损失。
另外，在上述的半导体装置1中，基极区域12具备在从栅极绝缘膜51分离的位置向漂移区域15侧突出的突出区域123。由此，空乏层从突出区域123与漂移区域15的交界向周围扩展，能够促进沟槽30的底面40的周围的空乏化。而且，在沟槽30的底面40的周缘部44侧和中心部43侧不会出现电场的偏斜，电场的强度的平衡变得良好。因此，覆盖沟槽30的底面40的周缘部44的栅极绝缘膜51的电场与覆盖中心部43的栅极绝缘膜51的电场实现均匀化，能够抑制在栅极绝缘膜上作用的负载的偏斜。由此，能够抑制覆盖沟槽30的底面40的栅极绝缘膜51的劣化。
以上，说明了一实施方式，但是具体的形态没有限定为上述实施方式。例如，在其他的实施方式中，如图3所示，沟槽30的底面40可以形成在比突出区域123的下端141浅的位置。突出区域123的下端141形成在比沟槽30的下端402深的位置。根据这样的结构，能够缓和沟槽30的第一角部36及第二角部37的附近的漂移区域15的电场。由此，能够抑制沟槽30的第一角部36及第二角部37的栅极绝缘膜51的耐压下降。
另外，在上述实施方式中，作为半导体元件的一例而说明了MOSFET，但是没有限定为该结构。在其他的实施方式中，半导体元件可以是IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)。
以上，详细地说明了本发明的具体例，但是它们只不过是例示，没有限定要求权利的范围。要求权利的范围记载的技术包括对于以上例示的具体例进行了各种变形、变更的结构。本说明书或附图说明的技术要素单独地或者通过各种组合而发挥技术上的有用性，没有限定为申请时权利要求项记载的组合。而且，本说明书或附图例示的技术是能同时实现多个目的的技术，实现其中的一个目的自身就具有技术上的有用性。
以下说明本说明书公开的技术要素的一例。需要说明的是，以下记载的技术要素分别是独立的技术要素，单独地或者通过各种组合而发挥技术上的有用性。
沟槽的底面可以具备从中心部向沟槽的一个侧面延伸的第一斜面和从中心部向沟槽的另一个侧面延伸的第二斜面。第一斜面与第二斜面所成的角度可以为90°以下。
第二区域可以具备在从栅极绝缘膜分离的位置向第三区域侧突出的突出区域。
沟槽的底面可以形成在比突出区域的下端浅的位置。
附图标记说明
1：半导体装置
10：半导体基板
11：源极区域
12：基极区域
13：漏极区域
15：漂移区域
21：表面电极
22：背面电极
30：沟槽
31：第一侧面
32：第二侧面
33：开口部
34：底部
36：第一角部
37：第二角部
40：底面
41：第一斜面
42：第二斜面
43：中心部
44：周缘部
51：栅极绝缘膜
52：栅极电极
53：层间绝缘膜
121：基极接触区域
122：低浓度基极区域
123：突出区域
141：下端
401：上端
402：下端

Claims (3)

1.一种半导体装置，具备：
半导体基板，在表面形成有沟槽；
栅极绝缘膜，覆盖所述沟槽的内表面；及
栅极电极，配置在所述沟槽的内部，
所述半导体基板具备：
第一导电型的第一区域，与覆盖所述沟槽的两侧面的所述栅极绝缘膜相接；
第二导电型的第二区域，形成在所述第一区域的下方，且与覆盖所述沟槽的两侧面的所述栅极绝缘膜相接；及
第一导电型的第三区域，形成在所述第二区域的下方，且与覆盖所述沟槽的两侧面和底面的所述栅极绝缘膜相接，
所述沟槽的底面以在短边方向上中心部比周缘部向上突出的方式形成，
覆盖所述周缘部的所述栅极绝缘膜的厚度比覆盖所述中心部的所述栅极绝缘膜的厚度厚，
所述沟槽的底面具备从所述中心部向所述沟槽的一个侧面延伸的第一斜面和从所述中心部向所述沟槽的另一个侧面延伸的第二斜面，
所述第一斜面与所述第二斜面所成的角度为90°以下。
2.根据权利要求1所述的半导体装置，其中，
所述第二区域具备在从所述栅极绝缘膜分离的位置向所述第三区域侧突出的突出区域。
3.根据权利要求2所述的半导体装置，其中，
所述沟槽的底面形成在比所述突出区域的下端浅的位置。
CN201580061372.8A 2014-12-10 2015-08-03 半导体装置 Active CN107112360B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-249645 2014-12-10
JP2014249645A JP6453634B2 (ja) 2014-12-10 2014-12-10 半導体装置
PCT/JP2015/071977 WO2016092901A1 (ja) 2014-12-10 2015-08-03 半導体装置

Publications (2)

Publication Number Publication Date
CN107112360A CN107112360A (zh) 2017-08-29
CN107112360B true CN107112360B (zh) 2020-05-01

Family

ID=56107100

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580061372.8A Active CN107112360B (zh) 2014-12-10 2015-08-03 半导体装置

Country Status (7)

Country Link
US (1) US10153350B2 (zh)
EP (1) EP3232478B1 (zh)
JP (1) JP6453634B2 (zh)
KR (1) KR101917551B1 (zh)
CN (1) CN107112360B (zh)
TW (1) TWI584481B (zh)
WO (1) WO2016092901A1 (zh)

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
JP4440552B2 (ja) 2003-03-10 2010-03-24 トヨタ自動車株式会社 電力用半導体装置およびその製造方法
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
JP2008078175A (ja) * 2006-09-19 2008-04-03 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置の製造方法
JP2008218711A (ja) * 2007-03-05 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法、ならびに電源装置
JP2009164558A (ja) * 2007-12-10 2009-07-23 Toyota Central R&D Labs Inc 半導体装置とその製造方法、並びにトレンチゲートの製造方法
JP5309587B2 (ja) * 2008-02-07 2013-10-09 富士電機株式会社 炭化珪素半導体基板のトレンチエッチング方法
JP2011055017A (ja) * 2010-12-17 2011-03-17 Toshiba Corp 半導体装置
WO2012105170A1 (ja) * 2011-02-02 2012-08-09 パナソニック株式会社 半導体装置およびその製造方法
JP5637916B2 (ja) * 2011-03-31 2014-12-10 トヨタ自動車株式会社 半導体装置及びその製造方法
US8563987B2 (en) * 2011-06-28 2013-10-22 Panasonic Corporation Semiconductor device and method for fabricating the device
JP5790573B2 (ja) * 2012-04-03 2015-10-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN102779843B (zh) * 2012-07-23 2017-04-26 上海华虹宏力半导体制造有限公司 晶体管及其形成方法
JP6299102B2 (ja) 2012-08-07 2018-03-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5747891B2 (ja) * 2012-10-09 2015-07-15 トヨタ自動車株式会社 半導体装置
DE112012007020T5 (de) 2012-10-15 2015-07-09 Toyota Jidosha Kabushiki Kaisha Halbleitereinrichtung und Herstellungseinrichtung dafür
JP5838176B2 (ja) * 2013-02-12 2016-01-06 サンケン電気株式会社 半導体装置
JP6131689B2 (ja) 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9318600B2 (en) * 2013-04-16 2016-04-19 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP5630552B2 (ja) 2013-10-15 2014-11-26 富士電機株式会社 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US10153350B2 (en) 2018-12-11
JP6453634B2 (ja) 2019-01-16
US20170309717A1 (en) 2017-10-26
CN107112360A (zh) 2017-08-29
WO2016092901A1 (ja) 2016-06-16
KR20170093901A (ko) 2017-08-16
EP3232478A1 (en) 2017-10-18
EP3232478B1 (en) 2020-09-23
TWI584481B (zh) 2017-05-21
JP2016111283A (ja) 2016-06-20
KR101917551B1 (ko) 2018-11-09
TW201631768A (zh) 2016-09-01
EP3232478A4 (en) 2017-11-29

Similar Documents

Publication Publication Date Title
US9082815B2 (en) Semiconductor device having carrier extraction in electric field alleviating layer
WO2017099096A1 (ja) 半導体装置
JP5701913B2 (ja) 半導体装置
JP6659516B2 (ja) 半導体装置
US20120061723A1 (en) Semiconductor device
US9048215B2 (en) Semiconductor device having a high breakdown voltage
US20140167145A1 (en) Semiconductor device
US10297660B2 (en) Semiconductor device
JP2013069783A (ja) 電力用半導体装置
CN107919383B (zh) 开关元件
US20160276448A1 (en) Semiconductor device
JP2015141921A (ja) 半導体装置
US9825027B1 (en) Semiconductor device
JP6918736B2 (ja) 半導体装置
CN107112360B (zh) 半导体装置
JP2019140152A (ja) 半導体装置
JP6267102B2 (ja) 半導体装置および半導体装置の製造方法
JP7010095B2 (ja) 半導体装置
CN112889158B (zh) 半导体装置
JP5774744B2 (ja) 半導体装置
JP2023090486A (ja) 半導体装置
JP2022120620A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant