JP6299102B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Description

本発明は、トレンチゲート構造の縦型スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
従来より、スイッチング素子として用いられるＳｉＣ半導体装置として、トレンチ内にゲート絶縁膜を介してゲート電極を形成したトレンチゲート構造を有した縦型パワーＭＯＳＦＥＴが提案されている（例えば特許文献１参照）。この縦型パワーＭＯＳＦＥＴは、トレンチ内にゲート絶縁膜を介して形成されたゲート電極に対してゲート電圧を印加することで、トレンチ側面に位置するｐ型ベース領域に反転型チャネルを形成し、ソース電極とドレイン電極との間に電流を流す。
このように構成される縦型パワーＭＯＳＦＥＴにおけるトレンチゲート構造については、次のように形成している。具体的には、ｎ-型ドリフト層上にｐ型ベース領域およびｎ+型ソース領域を形成したのち、エッチングにてｐ型ベース領域およびｎ+型ソース領域を貫通するトレンチを形成する。そして、トレンチエッチングの際のダメージ除去工程として、犠牲酸化膜を形成してから犠牲酸化膜を除去するという犠牲酸化工程を行った後、トレンチの内壁面を熱酸化することでゲート酸化膜を形成する。その後、トレンチ内におけるゲート酸化膜の表面にポリシリコンを成膜したのち、パターニングしてゲート電極を形成する。このような方法により、トレンチゲート構造を形成している。
特開２００５−３２８０１３号公報
しかしながら、上記のような方法によってトレンチゲート構造を形成した場合、ゲート酸化膜の信頼性が悪いということが判った。具体的には、トレンチ端部においてリーク電流が増大することが確認された。
本発明は上記点に鑑みて、リーク電流の発生を抑制し、よりゲート酸化膜の信頼性の高いＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明者らは上記課題の発生原因について鋭意検討を行った。その結果、ゲート酸化膜を形成する前に実施している犠牲酸化工程の影響で上記課題が発生していることを解明した。犠牲酸化工程を行うことで上記課題が発生するメカニズムの詳細については明らかではないが、ゲート酸化膜を形成する直前の工程として犠牲酸化工程を行った場合に、トレンチ端部においてリークが増大しているという事実が確認された。そして、犠牲酸化工程を行うことなくゲート酸化膜を形成した場合、もしくは、犠牲酸化工程を行ったとしても、その後、ケミカルドライエッチング（以下、ＣＤＥという）を行ってからゲート酸化膜を形成した場合には、トレンチ端部でのリーク増大を抑制できていた。
具体的には、リーク特性を調べるために、図４に示すように、（０００１）面に対してオフ角を有したＳｉＣ基板を用いて、長円形状のトレンチゲート構造Ｊ１を複数本ストライプ状に形成した。長円形状のトレンチゲート構造Ｊ１は、一方向を長手方向とするライン状のトレンチゲート構造Ｊ１の隣接しているもの同士を１組として、各組のトレンチゲート構造Ｊ１の両端を円弧状に連結した構造とした。トレンチゲート構造Ｊ１のうちの長辺部分での特性を均一にすべく、ＳｉＣ基板のオフ方向（つまり（０００１）面とこの面に垂直な平面とが交差してできる線と平行な方向）とトレンチゲート構造Ｊ１の長辺部分とが、ＳｉＣ基板の上方から見て一致するようにした。
このようなトレンチゲート構造Ｊ１の縦型ＭＯＳＦＥＴに対して、ゲート電極に正バイアス（例えば４０Ｖ程度）を印加し、ソース電極およびドレイン電極をＧＮＤ接続し、エミッション像を確認することで、リーク特性を確認した。その結果、図５に示すエミッション像が得られた。
このエミッション像より、トレンチゲート構造Ｊ１の両先端部の位置において発光があることから、トレンチゲート構造Ｊ１の両先端部においてリークが増大していることが判る。そして、エミッション像の発光量について確認すると、トレンチゲート構造Ｊ１の一方の端部（図５の紙面右側端部）の方がもう一方の端部（図５の紙面左側端部）よりも大きく、よりリーク電流が大きくなっていることが判った。
ここで、リーク電流の発生原因を調べるべく、トレンチゲート構造Ｊ１の形状およびトレンチＪ２の内壁面の各面と基板平面方向や（０００１）面との成す角度と、リーク発生箇所との関係について調べた。その結果、図６（ａ）、図６（ｂ）に示すように、トレンチゲート構造Ｊ１の長辺部分においては、ＳｉＣ基板の上方から見て長辺部分とオフ方向とが一致させてあるため、（０００１）面とトレンチＪ２の側壁面との成す角度が８７°となった。これに対して、図６（ｃ）に示すように、トレンチゲート構造Ｊ１のうち円弧状とされた両端部のうちの一方（図中紙面右側端部）では、内周側の側壁面は（０００１）面に対して９１°となるが、外周側の側壁面は（０００１）面に対して８３°となっていた。また、図６（ｄ）に示すように、トレンチゲート構造Ｊ１のうちのもう一方の端部（図中紙面左側端部）では、内周側の側壁面は（０００１）面に対して８３°となっており、外周側の側壁面は（０００１）面に対して９１°となっていた。
図５に示す結果に基づけば、トレンチゲート構造Ｊ１のうち図中紙面右側端部において紙面左側端部よりも広い範囲でリークが発生していると推測される。そして、図６（ａ）〜（ｄ）に示す結果についても勘案すると、（０００１）面に対して８３°の角度になった位置、つまり、図７に示すように、トレンチゲート構造Ｊ１のうち紙面右側端部では外周側、紙面左側端部では内周側においてリークが発生していると推測される。このメカニズムの詳細については明らかではないが、ゲート酸化膜を形成する直前の工程として犠牲酸化工程を行った場合にトレンチＪ２の端部においてリークが増大していた。そして、犠牲酸化工程を行うことなくゲート酸化膜を形成するか、犠牲酸化工程を行ったとしても、その後に、ＣＤＥを行ってからゲート酸化膜を形成した場合には、トレンチＪ２の端部でのリークの増大を抑制できていた。
このことから、トレンチＪ２の側壁面のうち（０００１）面と成す角度が８３°以下になる場所ではゲート酸化膜形成の直前に犠牲酸化工程を行うとリーク電流が発生し、それを超える場所ではリーク電流が発生しないという結果となった。
なお、上記各角度は、トレンチＪ２の底面に対してトレンチＪ２の各側壁面の成す角度が８７°程度となるようにトレンチエッチングを行った場合を例に挙げてある。トレンチＪ２の底面に対してトレンチＪ２の各側壁面の成す角度を９０°にすることも可能であるが、９０°を超えるとＭＯＳＦＥＴの特性変動が大きくなるなどのデメリットが発生し得る。このため、エッチング誤差が生じても９０°を超えないように当該角度を８７°としているが、勿論、トレンチＪ２の底面に対してトレンチＪ２の各側壁面の成す角度が９０°もしくは９０°近傍の他の角度となるようにトレンチエッチングを行っても良い。
そこで、請求項１に記載の発明では、トレンチ（６）をエッチングにて形成するトレンチ形成工程と、トレンチ形成工程の後に、ＣＦ４およびＯ２を含むガスを用いたＣＤＥを行うダメージ除去工程と、ダメージ除去工程の後に、犠牲酸化工程を行うことなくトレンチの表面にゲート絶縁膜（７）を形成するゲート絶縁膜形成工程と、を含んでいることを特徴としている。
このように、ＣＤＥによるダメージ除去工程の後に、犠牲酸化工程を行うことなくトレンチの表面にゲート絶縁膜を形成している。このため、犠牲酸化工程による影響を受けないで済み、トレンチゲート構造において部分的にリーク電流が発生することを抑制でき、よりゲート絶縁膜の信頼性の高いＳｉＣ半導体装置とすることが可能となる。この場合、請求項１に記載したように、トレンチ形成工程からダメージ除去工程までの間に犠牲酸化工程を行っていたとしても、リーク電流抑制効果を得ることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面斜視図である。 トレンチ６を形成したのちＣＤＥのみを実施した場合のエミッション像を調べた結果を示す図である。 リーク電流特性の調査に用いたトレンチゲート構造Ｊ１のレイアウトを示した縦型ＭＯＳＦＥＴの上面図である。 トレンチ６を形成したのち犠牲酸化工程を行ってからゲート酸化膜を形成した場合のエミッション像を調べた結果を示す図である。 トレンチゲート構造Ｊ１とリーク発生箇所との関係を示した縦型ＭＯＳＦＥＴの上面図である。 図６（ａ）のＡ−Ａ’断面におけるトレンチＪ２の側壁面の角度関係を示した図である。 図６（ａ）のＢ−Ｂ’断面におけるトレンチＪ２の側壁面の角度関係を示した図である。 図６（ａ）のＣ−Ｃ’断面におけるトレンチＪ２の側壁面の角度関係を示した図である。 トレンチゲート構造Ｊ１とリーク発生箇所との関係を示した縦型ＭＯＳＦＥＴの上面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。ここでは、トレンチゲート構造の縦型スイッチング素子として反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
図１に示すように、ＳｉＣ半導体装置にはｎチャネルタイプの反転型のＭＯＳＦＥＴを形成してある。この図に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されることで、複数セルのＭＯＳＦＥＴが構成されている。具体的には、半導体基板にはＳｉＣからなるｎ+型基板１が用いられており、このｎ+型基板１に対してＭＯＳＦＥＴの各構成要素が形成されることでＭＯＳＦＥＴが構成されている。
ｎ+型基板１は、（０００１）面に対して例えば４°のオフ角を設けられたＳｉＣ基板にて構成され、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２の結晶性はｎ+型基板１と同じになることから、ｎ-型ドリフト層２の表面も（０００１）面に対して４°のオフ角が設けられた状態となっている。
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造９の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造９と反対側に備えられている。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達し、底部が所定幅とされた構造、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
トレンチ６は、図１中のｘ方向を幅方向、ｙ方向を長手方向、ｚ方向を深さ方向として形成されており、複数本が図１中のｘ方向に並べられることで各トレンチ６が平行に配列されている。各トレンチ６については、隣り合う２本を１組として各トレンチ６の両先端部を円弧状に連結した長円形状としても良いし、各トレンチ６を単に短冊状に配置したストライプ状とされていても良い。
さらに、トレンチ６の内壁面はゲート酸化膜７にて覆われており、ゲート酸化膜７の表面に形成されたドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８により、トレンチ６内が埋め尽くされている。ゲート酸化膜７は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜７の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。このようにして、トレンチゲート構造９が構成されている。
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極８の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極８）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造９のＭＯＳＦＥＴが構成されている。
このような反転型のトレンチゲート構造９のＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転型チャネルが形成されない。したがって、ドレイン電極１２に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１２との間に電流が流れない。
そして、ゲート電極８に所望のゲート電圧が印加されると、ｐ型ベース領域３のうちトレンチ６に接している表面に反転型チャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１２との間に電流を流すことができる。
次に、図１に示すトレンチゲート構造９のＭＯＳＦＥＴの製造方法について、図２を参照して説明する。
〔図２（ａ）に示す工程〕
まず、（０００１）面に対してオフ角を有するＳｉＣ基板で構成され、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度とされたｎ+型基板１を用意する。このｎ+型基板１の表面に、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させることでエピ基板を形成する。そして、ボロンもしくはアルミニウムなどのｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表層部に、１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型ベース領域３を形成する。
〔図２（ｂ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
そして、注入されたイオンを活性化する。これにより、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４が形成される。また、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５が形成される。その後、マスクを除去する。
〔図２（ｃ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたトレンチエッチング工程を行うことで、トレンチ６を形成する。これにより、オフ方向に対して長手方向が一致させられたトレンチ６が形成される。
このとき、トレンチ６の側壁面がほぼ（１１−２０）面もしくは（１−１００）面となることを狙って、当該面に向けてトレンチ６を形成しており、トレンチ６の底面に対して側壁面の成す角度が例えば８７°となるトレンチエッチング条件を設定している。このため、トレンチ６を隣り合うもの同士の先端を連結させた長円形状とする場合には、一方のトレンチ９の先端部では（０００１）面と外周側の側壁面との成す角度が８３°、内周側の側壁面とのなす角度が９１°程度になる（図６（ｃ）参照）。また、もう一方のトレンチ９の先端部では（０００１）面と外周側の側壁面との成す角度が９１°、内周側の側壁面とのなす角度が８３°程度になる（図６（ｄ）参照）。その後、エッチングマスクを除去する。
〔図２（ｄ）に示す工程〕
トレンチ６の形成後に、犠牲酸化工程を行うことなくそのまま、もしくは例えば、ＣＦ4およびＯ2を含むガスを用いたＣＤＥによるダメージ除去工程を行ったのち、ゲート酸化膜７をデポジション（堆積）により形成する。このとき、犠牲酸化を行っていた場合には、ｎ+型ソース領域４がｐ型ベース領域３よりも不純物濃度が濃いために増速酸化が行われることになるが、犠牲酸化工程を行っていないため、増速酸化が行われていない。このため、トレンチ６の側壁面において、ｎ+型ソース領域４とｐ型ベース領域３との境界位置での段差は、１０ｎｍ以下という小さな段差となる。
〔図２（ｅ）に示す工程〕
続いて、ゲート絶縁膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート絶縁膜８およびゲート電極９を残す。
また、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。その後、図示しないが、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、図１に示したＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態ではトレンチ６の形成後に犠牲酸化工程を行うことなくゲート酸化膜７を形成するようにしている。このため、犠牲酸化工程による影響を受けないで済み、トレンチゲート構造９において部分的にリーク電流が発生することを抑制することが可能となり、よりゲート酸化膜７の信頼性の高いＳｉＣ半導体装置とすることが可能となる。また、このように犠牲酸化工程を行うことなくトレンチゲート構造９を形成した場合には、トレンチ６の内壁面すべてのバリアハイトΦＢが２．７ｅＶとなり、トレンチ６の両先端でもリーク電流の発生を抑制できるバリアハイトΦＢを得ることが可能となる。
参考として、トレンチ６を形成したのち、ＣＤＥのみを行い、犠牲酸化工程を行っていない場合のリーク特性について、ソース電極１１およびドレイン電極１２をＧＮＤ接続した状態でゲート電圧を徐々に高くし、エミッション像を確認することで調べた。具体的には、トレンチゲート構造９を図４と同様のレイアウトにして調査を行った。その結果、図３に示すように、ある程度ゲート電圧が高くなったときにリーク電流が発生し、リーク電流がトレンチゲート構造９の全域において発生していることが確認された。このリーク電流が発生したときのゲート電圧は、犠牲酸化工程の直後にゲート酸化膜７を形成した場合より大きな電圧であった。このことからも、トレンチ６の両先端のみでリーク電流が発生することを抑制でき、トレンチ６の全域において均一な耐圧が得られていることが判る。
（他の実施形態）
（１）上記実施形態では、ｎ+型基板１として主表面が（０００１）面に対してオフ角を有するＳｉＣ基板を用いたが、主表面が（０００−１）面に対してオフ角を有するＳｉＣ基板を用いても良い。オフ角も一例として４°とした場合を例に挙げたが、他の角度、例えば２°であっても良い。さらに、ｎ+型基板１として、（０００１）面や（０００−１）面のジャスト面を主表面とするＳｉＣ基板を用いることもできる。
すなわち、犠牲酸化工程を行ってからトレンチ６内にゲート酸化膜７を形成した場合に、トレンチ６の側壁面のうちチャネル領域が形成される側壁面が（０００１）面（もしくは（０００−１）面）に対して成す角度が８３°以下になると、リーク電流の増大原因となっていた。これに対して、この角度が８４°以上となるようにトレンチ６の側壁面の角度を設定した場合にはリーク電流が発生することを抑制できていることが確認できており、好ましくは８７°にすると、更にリーク電流の発生を抑制できていた。
このことから、犠牲酸化工程を行わない場合には、オフ角にかかわらず、（０００１）面（もしくは（０００−１）面）に対して成す角度が８３°以下となってもリーク電流の発生を抑制できると言える。また、犠牲酸化工程を行う場合には、トレンチ６の側壁面のうち少なくともチャネル領域が形成される側壁面の角度が８４°以上であればリーク電流の発生を抑制することが可能となる。このため、犠牲酸化工程を行わないでゲート酸化膜７を形成するのは、特に、トレンチ６の側壁面のうち少なくともチャネル領域が形成される側壁面と（０００１）面（もしくは（０００−１）面）に対して成す角度が８４°未満となる場合に有効である。犠牲酸化工程を行う場合であっても、トレンチ６の側壁面のうち少なくともチャネル領域が形成される側壁面の角度が８４°以上であればリーク電流の発生を抑制できるため、その角度を狙ってトレンチ６を形成するようにしても良い。具体的には、４°のオフ角を有するＳｉＣ基板を用いる場合には、トレンチ６の底面に対する少なくともチャネル領域が形成される側壁面の角度が８８°以上となるようにすれば良い。また、２°のオフ角を有するＳｉＣ基板を用いる場合には、トレンチ６の底面に対する少なくともチャネル領域が形成される側壁面の角度が８６°以上となるようにすれば良い。オフ角が０°、つまり（０００１）面や（０００−１）面のジャスト面を主表面とするＳｉＣ基板を用いる場合には、トレンチ６の底面に対する少なくともチャネル領域が形成される側壁面の角度が８４°以上となるようにすれば良い。
（２）さらに、犠牲酸化工程を行ったとしても、その直後にゲート酸化膜７を形成するのではなく、ＣＤＥによるダメージ除去工程を行ってからゲート酸化膜７を形成した場合には、リーク電流の発生を抑制できていた。このため、犠牲酸化工程を行ったとしても、犠牲酸化工程の直後にゲート酸化膜７の形成工程を行わないようにすることにより、リーク電流の発生を抑制をすることが可能となる。
（３）また、上記実施形態では、トレンチゲート構造９を一方向が長手方向となるレイアウトとした。しかしながら、これはトレンチゲート構造９の一例を示したに過ぎず、六角形状や四角形状などのレイアウトとすることもできる。その場合でも、トレンチ６の側壁面が（０００１）面や（０００−１）面に対して成す角度が８４度未満となる場合には犠牲酸化工程を行わない、もしくは、行うとしてもゲート酸化膜７の形成の直前には行わないようにすることで、リーク電流抑制効果を得ることができる。また、トレンチ６の側壁面のうち少なくともチャネル領域が形成される側壁面が（０００１）面や（０００−１）面に対して成す角度が８４°以上となるようにすれば、犠牲酸化工程を行ったとしても、リーク電流抑制効果が得られる。
（４）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記実施形態と同様である。
（５）また、上記実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記実施形態では、ゲート絶縁膜の例として酸化膜をデポジションしたゲート酸化膜７を例に挙げたが、熱酸化によって形成しても良いし、窒化膜などを含むものであっても構わない。ゲート酸化膜７を熱酸化によって形成する場合、ｎ+型ソース領域４の増速酸化が行われるものの、ゲート酸化膜７の形成直前に犠牲酸化工程を行っていなければ、リーク電流抑制効果が得られることを確認している。このため、ゲート酸化膜８を熱酸化によって形成しても良い。ただし、その場合には、トレンチ６の側壁面において、ｎ+型ソース領域４とｐ型ベース領域３との境界位置での段差が１０ｎｍ以下ではなく、１０ｎｍより若干大きな段差になる可能性がある。
（６）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。また、本明細書では、犠牲酸化工程の直後にゲート酸化膜７の形成工程を行わないことや、ゲート酸化膜７の直前に犠牲酸化工程を行わないことという表現において、「直後」や「直前」という語句を用いている。ここでいう「直後」や「直前」とは、時間的に直ぐという意味ではなく、各工程間に他の工程が入らないことを意味している。このため、犠牲酸化工程の直後とは、犠牲酸化工程の後に何も他の工程が入ることなくゲート酸化膜７の形成工程に至ることを意味しており、途中でＣＤＥによるダメージ除去工程などが入る場合は含まれない。
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
６ トレンチ
７ ゲート酸化膜
８ ゲート電極
９ トレンチゲート構造
１１ ソース電極
１２ ドレイン電極

Claims (1)

  1. 炭化珪素からなり、主表面が（０００１）面もしくは（０００−１）面とされた、または当該各面に対してオフ角を有する第１または第２導電型の基板（１）と、
    前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
    前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に達する深くまで形成され、側壁面が（１１−２０）面もしくは（１−１００）面に向けて形成されたトレンチ（６）と、
    前記トレンチの内壁面に形成されたゲート絶縁膜（７）と、
    前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
    前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１１）と、
    前記基板の裏面側に形成されたドレイン電極（１２）とを備え、
    前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流すトレンチゲート構造（９）を有する反転型の縦型スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、
    前記トレンチをエッチングにて形成するトレンチ形成工程と、
    前記トレンチ形成工程の後に、ＣＦ４およびＯ２を含むガスを用いたケミカルドライエッチングを行うダメージ除去工程と、
    前記ダメージ除去工程の後に、犠牲酸化工程を行うことなく前記トレンチの表面に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、を含み、
    前記トレンチ形成工程から前記ダメージ除去工程までの間に犠牲酸化工程を行うことを特徴とする炭化珪素半導体装置の製造方法。
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