CN107658340B - 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法 - Google Patents
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Abstract
一种双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件与制备方法，器件包括源极、第一导电类型源区接触、第二导电类型基区、重掺杂第二导电类型沟槽区、第一导电类型多晶硅栅极、第二导电类型多晶硅栅极、槽栅介质、第二导电类型栅氧保护区、第一导电类型包裹区、第一导电类型漂移区、第一导电类型衬底和漏极；本发明第一导电类型多晶硅栅极与第二导电类型多晶硅栅极形成的空间电荷区，减小了栅极与漏极的耦合，因而降低了器件栅电荷；第一导电类型包裹区可以减小第二导电类型栅氧保护区在漂移区中形成的空间电荷区，并且能够有效传输电流，因而可以降低器件导通电阻；重掺杂第二导电类型沟槽区有效屏蔽栅氧电场，保护栅氧。
Description
技术领域
本发明微电子和电力电子的碳化硅功率器件领域，特别涉及一种双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件与制备方法。
背景技术
宽禁带半导体碳化硅因其禁带宽度大、高热导率、高击穿场强、高电子饱和速度以及强抗辐射性，使得碳化硅功率半导体器件能够应用于高温、高压、高频以及强辐射的工作环境下。在功率电子领域，功率MOSFET凭借其驱动电路简单、开关时间短等优点被广泛应用。
功率MOSFET器件中，横向功率MOSFET因存在寄生JFET区域，使得器件导通电阻较大，而在垂直结构的功率槽栅MOSFET器件中，其结构的设计消除了JFET区域，大大降低了器件的导通电阻。因此在考虑功率损耗等方面的要求时，垂直功率槽栅MOSFET器件有更大的优势。
但是在槽栅MOSFET中，栅氧直接暴露于漂移区中，其栅氧拐角处电场集中。SiC的介电常数是SiO2介电常数的2.5倍，在关断状态，根据高斯定理，SiO2层所承受的耐压应该是漂移区SiC的2.5倍，这使得栅氧拐角处在没有达到SiC临界击穿电场时栅氧已经被提前击穿，器件可靠性下降。
为解决栅氧提前击穿的情况，一种带P+型栅氧保护区的碳化硅MOSFET已经被提出，该结构利用P+栅氧保护区对栅氧进行保护，使得高电场由P+栅氧保护区与N型漂移区形成的P-N结承担，降低了栅氧电场。但是随着P+栅氧保护区的引入，其在漂移区中形成的耗尽区严重影响电子的向下传输，使得器件导通电阻变大。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供一种双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件与制备方法，克服了带第二导电类型栅氧保护区的碳化硅MOSFET结构导通电阻较大的缺陷；设计的第二导电类型沟槽区有效屏蔽栅氧电场，保护栅氧；同时设计的第一导电类型多晶硅和第二导电类型多晶硅栅极减小的器件栅电荷，改善器件开关特性。
为了实现上述目的，本发明采用的技术方案是：
一种双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，包括：
第一导电类型多晶硅栅极；
包裹第一导电类型多晶硅栅极的槽栅介质；
设置在槽栅介质两侧的对称结构的源极；
设置在源极底部的第一导电类型源接触区、第二导电类型基区和重掺杂第二导电类型沟槽区；
自上而下依次设置在槽栅介质下方的第二导电类型栅氧保护区、第一导电类型漂移区、第一导电类型衬底以及漏极；
其特征在于，
所述第一导电类型多晶硅栅极下方设置有第二导电类型多晶硅栅极，所述槽栅介质包裹第二导电类型多晶硅栅极；
所述第二导电类型栅氧保护区与第一导电类型漂移区之间设置有第一导电类型包裹区。
所述第一导电类型源接触区与源极的下部、第二导电类型基区的上部以及重掺杂第二导电类型沟槽区的侧面接触，所述重掺杂第二导电类型沟槽区与源极的下部、第一导电类型源接触区的侧面以及第二导电类型基区的侧面接触，重掺杂第二导电类型基区的厚度大于第一导电类型源接触区和第二导电类型基区的厚度之和。
所述第二导电类型栅氧保护区与第一导电类型包裹区部分交叉，其中，所述第一导电类型包裹区设置于第一导电类型漂移区之中，将第二导电类型栅氧保护区包裹。
所述第一导电类型包裹区掺杂浓度高于第一导电类型漂移区浓度，第一导电类型包裹区域深度较第二导电类型栅氧保护区深0μm-0.5μm，第一导电类型包裹区宽度较第二导电类型栅氧保护区宽0.1μm-0.5μm。
所述第一导电类型多晶硅栅极经淀积形成，厚度为0.3μm-1.2μm，掺杂浓度为1×1015cm-3-1×1017cm-3；所述第二导电类型多晶硅栅极经淀积形成，至于第一导电类型多晶硅栅极下方，厚度为0.1μm-0.5μm，掺杂浓度为1×1019cm-3-3×1019cm-3。
所述重掺杂第二导电类型沟槽区厚度为0.7μm-2.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
所述槽栅介质为SiO2，经热氧化工艺形成，第一导电类型多晶硅栅极和第二导电类型多晶硅栅极通过淀积充满整个沟槽结构。
所述第一导电类型衬底是厚度为100μm-500μm，掺杂浓度为1×1019cm-3-1×1020cm-3碳化硅衬底片；所述第一导电类型漂移区厚度为10μm-30μm，掺杂浓度为1×1014cm-3-1×1016cm-3；所述第二导电类型栅氧保护区厚度为0.1μm-0.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3；所述第二导电类型基区厚度为0.5μm～1μm，掺杂浓度为1×1017cm-3-3×1017cm-3。所述第一导电类型源接触区厚度为0.2μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
上述技术方案中，对于N型沟槽功率MOS器件，所述第一导电类型指N型，第二导电类型为P型；对于P型沟槽功率MOS器件，所述第一导电类型指P型，第二导电类型为N型。
本发明还提供了所述的低导通电阻、小栅电荷的双沟槽碳化硅MOSFET器件的制备方法，包括以下步骤：
1)在第一导电类型碳化硅漂移层外延生成第二导电型碳化硅外延层及第一导电类型碳化硅外延层，分别作为第二导电类型基区和第一导电类型源接触区；
2)通过掩膜，刻蚀出深度超过第二导电类型碳化硅外延层深度的槽；
3).在槽内溅射沉积第二导电类型碳化硅，作为重掺杂第二导电类型沟槽区；
4)通过掩膜刻蚀出深度超过外延层所述第二导电类型碳化硅外延层深度的窗口；
5)所述窗口内表面形成一层二氧化硅缓冲层；
6)利用有角度的离子注入第一导电类杂质形成第一导电类碳化硅区，即第一导电类型包裹区；
7)离子注入第二导电类型杂质形成第二导电类型碳化硅区，即第二导电类型栅氧保护区；
8)刻蚀去除窗口表面二氧化硅缓冲层；
9)热氧化形成栅介质层，即槽栅介质；
10)所述窗口内淀积形成第一导电类型多晶硅及第二导电类型多晶硅，即第二导电类型多晶硅栅极和第一导电类型多晶硅栅极；
11)制备电极。
与现有技术相比，本发明的有益效果是：
利用在第二导电类型栅氧保护区周围包裹一层掺杂浓度高于漂移区浓度的第一导电类型区域，减小了因第二导电类型栅氧保护区的引入而在漂移区中产生的空间电荷区。并且，在第一导电类型包裹区域中未耗尽的部分对于电流子的传输作用要明显好于漂移区，进而器件整体的导通电阻大大下降。因第一导电类型包裹区域面积较小，因而对器件击穿电压以及开关特性影响较小。第二导电类型沟槽区形成的空间电荷区有效屏蔽栅氧电场，保护栅氧。利用第一导电类型多晶硅栅极与第二导电类型多晶硅栅极形成的空间电荷区，减小了栅极与漏极的耦合，因而降低了器件栅电荷，改善了器件的开关特性。
附图说明
图1为一个传统的碳化硅功率MOSFET结构。
图2为本发明一种低导通电阻、小栅电荷的双沟槽碳化硅MOSFET器件结构示意图。
图3为本发明一种低导通电阻、小栅电荷的双沟槽碳化硅MOSFET器件制备方法流程示意图。
具体实施方式
下面结合附图和实施例详细说明本发明的实施方式。
传统的碳化硅功率MOSFET结构如图1所示，包括：
第一导电类型多晶硅栅极5；
包裹第一导电类型多晶硅栅极5的槽栅介质7；
设置在槽栅介质7两侧的对称结构的源极1；
设置在源极1底部的第一导电类型源接触区2、第二导电类型基区3和重掺杂第二导电类型沟槽区4；第一导电类型源接触区2与源极1的下部、第二导电类型基区3的上部以及重掺杂第二导电类型沟槽区4的侧面接触，所述重掺杂第二导电类型沟槽区4与源极1的下部、第一导电类型源接触区2的侧面以及第二导电类型基区3的侧面接触，重掺杂第二导电类型沟槽区4的厚度大于第一导电类型源接触区2和第二导电类型基区3的厚度之和。
自上而下依次设置在槽栅介质7下方的第二导电类型栅氧保护区8、第一导电类型漂移区10、第一导电类型衬底11以及漏极12；
参照图2，本发明改进在于，在第一导电类型多晶硅栅极5下方设置第二导电类型多晶硅栅极6，槽栅介质7包裹第二导电类型多晶硅栅极6；槽栅介质7为SiO2，经热氧化工艺形成，第一导电类型多晶硅栅极5和第二导电类型多晶硅栅极6通过淀积充满整个沟槽结构。
在第二导电类型栅氧保护区8与第一导电类型漂移区10之间设置第一导电类型包裹区9。第二导电类型栅氧保护区8与第一导电类型包裹区9部分交叉，其中，所述第一导电类型包裹区9设置于第一导电类型漂移区10之中，将第二导电类型栅氧保护区8包裹。
本发明的参数要求如下：
1、第一导电类型多晶硅栅极5经淀积形成，厚度为0.3μm-1.2μm，掺杂浓度为1×1015cm-3-1×1017cm-3。
2、第二导电类型多晶硅栅极6经淀积形成，至于第一导电类型多晶硅栅极5下方，厚度为0.1μm-0.5μm，掺杂浓度为1×1019cm-3-3×1019cm-3。
3、重掺杂第二导电类型沟槽区4厚度为0.7μm-2.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
4、第一导电类型源接触区2厚度为0.2μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
5、第二导电类型基区3厚度为0.5μm～1μm，掺杂浓度为1×1017cm-3-3×1017cm-3。
6、第二导电类型栅氧保护区8厚度为0.1μm-0.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
7、第一导电类型漂移区10厚度为10μm-30μm，掺杂浓度为1×1014cm-3-1×1016cm-3。
8、第一导电类型衬底11是厚度为100μm-500μm，掺杂浓度为1×1019cm-3-1×1020cm-3碳化硅衬底片。
9、第一导电类型包裹区9掺杂浓度高于第一导电类型漂移区10浓度，第一导电类型包裹区域9深度较第二导电类型栅氧保护区8深0μm-0.5μm，第一导电类型包裹区9宽度较第二导电类型栅氧保护区8宽0.1μm-0.5μm。
根据上述结构，由于在第二导电类型栅氧保护区8周围包裹一层掺杂浓度高于第一导电类型漂移区10浓度的第一导电类型区域——第一导电类型包裹区9，因而减小了因第二导电类型栅氧保护区8的引入而在第一导电类型漂移区10中产生的空间电荷区。
并且，在第一导电类型包裹区9中未耗尽的部分对于电流子的传输作用要明显好于第一导电类型漂移区10，进而器件整体的导通电阻大大下降。
因第一导电类型包裹区9面积较小，因而对器件击穿电压以及开关特性影响较小。
同时，重掺杂第二导电类型沟槽区4形成的空间电荷区有效屏蔽栅氧电场，保护栅氧。第一导电类型多晶硅栅极5与第二导电类型多晶硅栅极6形成的空间电荷区，减小了栅极与漏极的耦合，因而降低了器件栅电荷，改善了器件的开关特性。
本发明的制备方法如图3所示，包括如下步骤：
1)在第一导电类型碳化硅漂移层外延生成第二导电型碳化硅外延层及第一导电类型碳化硅外延层，分别作为第二导电类型基区3和第一导电类型源接触区2；
2)通过掩膜，刻蚀出深度超过第二导电类型碳化硅外延层深度的槽；
3).在槽内溅射沉积第二导电类型碳化硅，作为重掺杂第二导电类型沟槽区4；
4)通过掩膜刻蚀出深度超过外延层所述第二导电类型碳化硅外延层深度的窗口；
5)所述窗口内表面形成一层二氧化硅缓冲层；
6)利用有角度的离子注入第一导电类杂质形成第一导电类碳化硅区，即第一导电类型包裹区9；
7)离子注入第二导电类型杂质形成第二导电类型碳化硅区，即第二导电类型栅氧保护区8；
8)刻蚀去除窗口表面二氧化硅缓冲层；
9)热氧化形成栅介质层，即槽栅介质7；
10)所述窗口内淀积形成第一导电类型多晶硅及第二导电类型多晶硅，即第二导电类型多晶硅栅极6和第一导电类型多晶硅栅极5；
11)制备电极。
Claims (10)
1.一种双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，包括：
第一导电类型多晶硅栅极(5)；
包裹第一导电类型多晶硅栅极(5)的槽栅介质(7)；
设置在槽栅介质(7)两侧的对称结构的源极(1)；
设置在源极(1)底部的第一导电类型源接触区(2)、第二导电类型基区(3)和重掺杂第二导电类型沟槽区(4)；
自上而下依次设置在槽栅介质(7)下方的第二导电类型栅氧保护区(8)、第一导电类型漂移区(10)、第一导电类型衬底(11)以及漏极(12)；
其特征在于，
所述第一导电类型多晶硅栅极(5)下方设置有第二导电类型多晶硅栅极(6)，所述槽栅介质(7)包裹第二导电类型多晶硅栅极(6)；
所述第二导电类型栅氧保护区(8)与第一导电类型漂移区(10)之间设置有第一导电类型包裹区(9)。
2.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，所述第一导电类型源接触区(2)与源极(1)的下部、第二导电类型基区(3)的上部以及重掺杂第二导电类型沟槽区(4)的侧面接触，所述重掺杂第二导电类型沟槽区(4)与源极(1)的下部、第一导电类型源接触区(2)的侧面以及第二导电类型基区(3)的侧面接触，重掺杂第二导电类型沟槽区(4)的厚度大于第一导电类型源接触区(2)和第二导电类型基区(3)的厚度之和。
3.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，所述第二导电类型栅氧保护区(8)与第一导电类型包裹区(9)部分交叉，其中，所述第一导电类型包裹区(9)设置于第一导电类型漂移区(10)之中，将第二导电类型栅氧保护区(8)包裹。
4.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，所述第一导电类型包裹区(9)掺杂浓度高于第一导电类型漂移区(10)浓度，第一导电类型包裹区(9)深度较第二导电类型栅氧保护区(8)深0μm-0.5μm，第一导电类型包裹区(9)宽度较第二导电类型栅氧保护区(8)宽0.1μm-0.5μm。
5.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，所述第一导电类型多晶硅栅极(5)经淀积形成，厚度为0.3μm-1.2μm，掺杂浓度为1×1015cm-3-1×1017cm-3；所述第二导电类型多晶硅栅极(6)经淀积形成，至于第一导电类型多晶硅栅极(5)下方，厚度为0.1μm-0.5μm，掺杂浓度为1×1019cm-3-3×1019cm-3。
6.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，所述重掺杂第二导电类型沟槽区(4)厚度为0.7μm-2.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
7.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，所述槽栅介质(7)为SiO2，经热氧化工艺形成，第一导电类型多晶硅栅极(5)和第二导电类型多晶硅栅极(6)通过淀积充满整个沟槽结构。
8.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，所述第一导电类型衬底(11)是厚度为100μm-500μm，掺杂浓度为1×1019cm-3-1×1020cm-3碳化硅衬底片；所述第一导电类型漂移区(10)厚度为10μm-30μm，掺杂浓度为1×1014cm-3-1×1016cm-3；所述第二导电类型栅氧保护区(8)厚度为0.1μm-0.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3；所述第一导电类型源接触区(2)厚度为0.2μm，掺杂浓度为1×1019cm-3-1×1020cm-3；所述第二导电类型基区(3)厚度为0.5μm～1μm，掺杂浓度为1×1017cm-3-3×1017cm-3。
9.根据权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件，其特征在于，对于N型沟槽功率MOS器件，所述第一导电类型指N型，第二导电类型为P型；对于P型沟槽功率MOS器件，所述第一导电类型指P型，第二导电类型为N型。
10.权利要求1所述双沟槽的低导通电阻、小栅电荷的碳化硅MOSFET器件的制备方法，其特征在于，包括以下步骤：
1)在第一导电类型碳化硅漂移层外延生成第二导电型碳化硅外延层及第一导电类型碳化硅外延层，分别作为第二导电类型基区(3)和第一导电类型源接触区(2)；
2)通过掩膜，刻蚀出深度超过第二导电类型碳化硅外延层深度的槽；
3)在槽内溅射沉积第二导电类型碳化硅，作为重掺杂第二导电类型沟槽区(4)；
4)通过掩膜刻蚀出深度超过外延层所述第二导电类型碳化硅外延层深度的窗口；
5)所述窗口内表面形成一层二氧化硅缓冲层；
6)利用有角度的离子注入第一导电类杂质形成第一导电类碳化硅区，即第一导电类型包裹区(9)；
7)离子注入第二导电类型杂质形成第二导电类型碳化硅区，即第二导电类型栅氧保护区(8)；
8)刻蚀去除窗口表面二氧化硅缓冲层；
9)热氧化形成栅介质层，即槽栅介质(7)；
10)所述窗口内淀积形成第一导电类型多晶硅及第二导电类型多晶硅，即第二导电类型多晶硅栅极(6)和第一导电类型多晶硅栅极(5)；
11)制备电极。
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