CN104247026A - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

在碳化硅半导体装置中，在沟槽(6)的底部的角部设有p型的SiC层(7)。由此，在MOSFET截止时即使在漏极－栅极间施加电场，p型的SiC层(7)与n-型漂移层(2)之间的PN结部的耗尽层也向n-型漂移层(2)侧较大地延伸，由漏极电压的影响引起的高电压难以进入栅极绝缘膜(8)。因此，能够缓和栅极绝缘膜(8)内的电场集中，能够防止栅极绝缘膜(8)被破坏。该情况下，有时p型的SiC层(7)为浮置状态，但p型的SiC层(7)仅形成在沟槽(6)的底部的角部，与形成在沟槽(6)的整个底部区域的构造相比，形成范围较窄。因此，开关特性的劣化也较小。

Description

碳化硅半导体装置及其制造方法
本申请以2012年4月19日申请的日本申请第2012－95517号为基础，这里引用其的记载内容。
技术领域
本发明涉及具有沟槽栅构造的半导体开关元件的碳化硅(以下称为SiC)半导体装置及其制造方法。
背景技术
在具有半导体开关元件的半导体装置中，为了流过更大电流，将沟道密度提高是有效的。硅晶体管中，为了提高沟道密度，沟槽栅构造的MOSFET被採用并被实用化。该沟槽栅构造是也能够适用于SiC半导体装置的构造，但在应用于SiC的情况下，SiC的击穿电场强度是硅的10倍，因此SiC半导体装置在施加了硅器件的近10倍的电压的状态下使用。因此，对形成在沟槽内的栅极绝缘膜也施加硅器件的10倍强度的电场，有时在沟槽的角部(corner)，栅极绝缘膜容易被破坏。
作为解决上述问题的方案，在专利文献1中提出了通过在构成沟槽栅构造的沟槽的底部(底面)的更靠下方离子注入p型杂质从而形成p型层的构造。通过形成这样的p型层，能够缓和沟槽的底部的电场集中，能够防止栅极绝缘膜的破坏。
此外，若构成沟槽栅构造的沟槽的角部有棱角，则进一步发生电场集中而导致栅极绝缘膜的寿命减少。因此，在专利文献2中，提出了通过进行氢刻蚀(hydrogen etching)来进行将沟槽的角部等圆化的圆化处理。通过这样将沟槽的角部圆化，能够抑制栅极绝缘膜部分性地变薄，因此能够防止MOSFET在导通时及截止时的栅极绝缘膜的破坏。
现有技术文献
专利文献
专利文献1：日本特开2007－242852号公报(对应于美国专利申请公报20100224932A1号)
专利文献2：日本特开2005－328014号公报(对应于美国专利申请公报20050233539A1号)
但是，在专利文献1所记载的构造的情况下，在沟槽的整个底部这样的宽范围中形成有p型层，并且p型层为浮置状态(floating state)，因此开关特性劣化。此外，在如专利文献2那样进行氢刻蚀的情况下，如图5所示，确认了在沟槽J1的底部的角部形成n型层J2，当MOSFET截止时在栅极绝缘膜发生电场集中，导致栅极绝缘膜的寿命降低。进而，如图5所示，确认了有当氢刻蚀时在沟槽J1的侧面形成n型层J3的情况，该n型层J3成为沟道通路(channel path)而使MOSFET截止时的漏极漏电流增大。形成这些n型层J2、J3的机理并不明确，但可以认为这是因为，进行了刻蚀的气体再次附着于沟槽内壁面而形成SiC层，在刻蚀中使用的反应炉内残留的氮作为n型杂质被加入到该SiC层内。这些n型层J2、J3的n型杂质浓度为1×1016～1×1017cm-3，是充分进行n型化的程度的浓度，因此产生上述现象。
发明内容
本发明鉴于上述问题点，其目的在于提供一种能够进一步防止栅极绝缘膜的破坏、并且能够抑制开关特性的劣化的构造的SiC半导体装置及其制造方法。
根据本发明的一形态，其特征在于，在具有反型的沟槽栅构造的半导体开关元件的SiC半导体装置中，在沟槽的底部的角部具备在沟槽的深度方向上切断后的剖视形状为三角圆弧形状的由第2导电型的SiC构成的第2导电型层，所述半导体开关元件通过控制向栅极电极施加的电压，在位于沟槽的侧面的基底区域的表面部形成反型的沟道区域，经由源极区域以及漂移层，在源极电极以及漏极电极之间流过电流。
这样，使得在沟槽的底部的角部形成第2导电型层。因此，即使在半导体开关元件截止时向漏极－栅极间施加电场，第2导电型层与漂移层之间的PN结部的耗尽层也向漂移层侧较大地延伸，由漏极电压的影响引起的高电压难以进入栅极绝缘膜。由此，能够对栅极绝缘膜内的电场集中、特别是栅极绝缘膜中的沟槽的底部的电场集中进行缓和，能够防止栅极绝缘膜被破坏。
在这样的沟槽栅构造的半导体开关元件中，有时第2导电型层成为浮置状态。但是，第2导电型层仅形成在沟槽的底部的角部，因此与在底部被设为规定宽度的沟槽的整个底部形成有第2导电型层的构造相比，形成范围较窄。因此，开关特性的劣化也较小，能够抑制开关特性的劣化。例如，在沟槽的侧面形成连结层的情况下，经由该连结层而第2导电型层成为与基底区域相同的电位。因此，能够使第2导电型层不成为浮置状态，能够进一步抑制开关特性的劣化。
这样的SiC半导体装置通过如下制造方法来制造，该制造方法例如包括：将沟槽从源极区域的表面起形成到比基底区域深的位置的沟槽刻蚀工序；以及在沟槽刻蚀工序之后，通过进行混入了第2导电型掺杂气体的氢气氛下的热处理，对沟槽的内壁面进行氢刻蚀，并且通过获取了第2导电型掺杂气体的外延生长而在沟槽的底部的角部形成第2导电型层的工序。
这样，通过实施基于高温氢气氛下的热处理的氢刻蚀，能够进行沟槽刻蚀的破坏去除，并且能够做出圆化处理而将沟槽的底部的角部圆化。此时刻蚀的气体再次附着于沟槽的内壁面，从而第2导电型层得以外延生长。由此，能够制造权利要求1～6中记载的SiC半导体装置。
附图说明
参照随附的附图并通过下述的详细描述，关于本发明的上述目的及其他目的、特征和优点进一步明确。附图中，
图1是提取了本发明的第1实施方式的沟槽栅构造的MOSFET的1单元量的立体剖视图。
图2(a)～(e)是示出了图1所示的沟槽栅构造的MOSFET的制造工序的立体剖视图。
图3是提取了本发明的第2实施方式的沟槽栅构造的MOSFET的1单元量的立体剖视图。
图4(a)～(e)是示出了图3所示的沟槽栅构造的MOSFET的制造工序的立体剖视图。
图5是示出了作为关联技术的MOSFET的制造工序而进行了沟槽刻蚀后的氢刻蚀时的形态的立体剖视图。
具体实施方式
以下，基于附图说明本发明的实施方式。另外，以下的各实施方式彼此间，对于彼此相同或等同的部分赋予相同的附图标记而进行说明。
(第1实施方式)
说明本发明的第1实施方式。这里，作为沟槽栅构造的半导体开关元件，以形成有反型(inversion type)MOSFET的SiC半导体装置为例来说明。
如图1所示，在SiC半导体装置中形成有n沟道型的反型MOSFET。与该图所示的MOSFET相同构造的MOSFET以多个列相邻地配置，从而构成多个单元(cell)的MOSFET。具体来说，半导体衬底使用由SiC构成的n+型衬底1，通过对该n+型衬底1形成MOSFET的各构成要素来构成MOSFET。
n+型衬底1中，氮等n型杂质浓度被设为例如1.0×1019/cm3，厚度被设为300μm左右。在该n+型衬底1的表面，形成有由氮等n型杂质浓度为例如3.0×1015～2.0×1016/cm3且厚度为10～15μm左右的SiC构成的n-型漂移层2。该n-型漂移层2的杂质浓度在深度方向可以是一定的，但也可以使得浓度分布带有倾斜，使n-型漂移层2中的n+型衬底1侧与从n+型衬底1远离的侧相比成为更高浓度。这样，能够降低n-型漂移层2的内部电阻，因此能够降低导通电阻。
在该n-型漂移层2的表层部形成有p型基底区域(base region)3，进而，在p型基底区域3的上层部分形成有n+型源极区域4以及p+型接触层5。
p型基底区域3构成为，硼或铝等p型杂质浓度为例如1.0×1016～2.0×1019/cm3，厚度为2.0μm左右。n+型源极区域4构成为，表层部的氮等n型杂质浓度(表面浓度)为例如1.0×1021/cm3，厚度为0.3μm左右。p+型接触层5构成为，例如表层部的硼或铝等p型杂质浓度(表面浓度)为例如1.0×1021/cm3，厚度为0.3μm左右。n+型源极区域4配置在后述的沟槽栅构造的两侧，p+型接触层5配置在夹着n+型源极区域4而在与沟槽栅构造相反的一侧。
此外，形成有沟槽6，该沟槽6将p型基底区域3以及n+型源极区域4贯通并到达n-型漂移层2，且底部为规定宽度的构造，例如宽度为0.5～2.0μm，深度为2.0μm以上(例如2.4μm)。上述的p型基底区域3以及n+型源极区域4配置为与该沟槽6的侧面相接。
沟槽6以图1中的x方向为宽度方向、以y方向为长度方向、以z方向为深度方向而形成，通过在图1中的x方向排列多个而成为平行地配置各沟槽6而成的条纹(stripe)状。该沟槽6的底部的角部通过圆化处理而处理为圆角。并且，在沟槽6的底部的角部的圆化位置形成有p型的SiC层7。
p型的SiC层7仅形成在沟槽6的底部的角部，在沟槽6的深度方向上切断而成的剖面形状为三角圆弧(triangular round)形状(具有圆化了的边的三角形)。即，p型的SiC层7的剖面形状是，由与沟槽6的侧面和底面相接的二边、和在沟槽6内与后述的栅极绝缘膜8相接的一边构成的三角形，该与栅极绝缘膜8相接的一边成为圆化的形状。此外，p型的SiC层7的p型杂质浓度为1×1017/cm3以上。在p型的SiC层7中还含有n型杂质，但由于p型杂质浓度比n型杂质浓度高，因此被补偿而实现p型化。
该p型的SiC层7形成在沟槽6的底部的各个角部，除了沟槽6的两端以外，该p型的SiC层7在沟槽6的宽度方向上相互分离地配置。因此，在沟槽6的底部，n-型漂移层2为不被p型的SiC层7覆盖而露出的状态。此外，p型的SiC层7与p型基底区域3分离地配置，n-型漂移层2夹在p型的SiC层7和p型基底区域3之间，成为在沟槽6的侧面露出的状态。
另外，虽然图1中没有示出，但如后述那样，有时在沟槽6的侧面也部分地形成p型的SiC层13(图2(d))。该情况下，p型的SiC层7被固定为与p型基底区域3相同的电位，而在没有形成p型的SiC层13的情况下，p型的SiC层7为浮置状态。
进而，沟槽6的内壁面被由氧化膜等构成的栅极绝缘膜8覆盖，通过在栅极绝缘膜8的表面形成的由掺杂的多晶硅构成的栅极电极9，将沟槽6内全部填埋。栅极绝缘膜8通过对沟槽6的内壁面进行热氧化而形成，栅极绝缘膜8的厚度在沟槽6的侧面侧和底部侧都为100nm左右。这样，构成沟槽栅构造。
此外，在n+型源极区域4以及p+型接触层5的表面及栅极电极9的表面，隔着层间绝缘膜10而形成有源极电极11及栅极布线(未图示)。源极电极11以及栅极布线由多个金属(例如Ni/Al等)构成，至少与n型SiC(具体来说是n+型源极区域4及n掺杂的情况下的栅极电极9)接触的部分由能够与n型SiC欧姆接触的金属构成，至少与p型SiC(具体来说是p+型接触层5及p掺杂的情况下的栅极电极9)接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源极电极11以及栅极布线通过形成在层间绝缘膜10上而被电绝缘，经由形成于层间绝缘膜10的接触孔，源极电极11与n+型源极区域4以及p+型接触层5电接触，栅极布线与栅极电极9电接触。
并且，在n+型衬底1的背面侧形成有与n+型衬底1电连接的漏极电极12。通过这样的构造，构成n沟道型的反型的沟槽栅构造的MOSFET。
这样的反型的沟槽栅构造的MOSFET如以下那样动作。首先，在向栅极电极9施加栅极电压之前的状态下，在p型基底区域3没有形成反型层。因而，即使向漏极电极12施加了正的电压，电子也不能从n型源极区域4到达p型基底区域3内，在源极电极11与漏极电极12之间不流过电流。
接着，在截止时(栅极电压＝0V，漏极电压＝650V，源极电压＝0V)，即使向漏极电极12施加电压也为反向偏置，因此耗尽层从p型基底区域3与n-型漂移层2之间扩展。此时，p型基底区域3的浓度比n-型漂移层2高，因此耗尽层大部分在n-型漂移层2侧扩展。并且，由于与漏极0V的情况相比耗尽层更扩展，因此作为绝缘体而动作的区域进一步扩展，从而源极电极11与漏极电极12之间不流过电流。
此外，由于栅极电压为0V，因此在漏极－栅极间也施加电场。从而，在栅极绝缘膜8的底部也可能发生电场集中。但是，由于在沟槽6的底部具备p型的SiC层7，因此p型的SiC层7与n-型漂移层2之间的PN结部的耗尽层较大地向n-型漂移层2侧延伸，由漏极电压的影响引起的高电压变得难以进入到栅极绝缘膜8。由此，能够对栅极绝缘膜8内的电场集中、特别是栅极绝缘膜8中的沟槽6的底部的电场集中进行缓和，能够防止栅极绝缘膜8被破坏。
另一方面，在导通时(栅极电压＝20V，漏极电压＝1V，源极电压＝0V)，作为栅极电压而向栅极电极9施加20V，因此在p型基底区域3中的与沟槽6相接的表面形成沟道。从而，从源极电极11注入的电子在从n+型源极区域4经过形成在p型基底区域3的沟道后到达n-型漂移层2。由此，能够在源极电极11与漏极电极12之间流过电流。
另外，在这样的沟槽栅构造的MOSFET中，有时p型的SiC层7会成为浮置状态，但p型的SiC层7仅形成在沟槽6的底部的角部。因此，与形成在沟槽6的整个底部的构造相比，形成范围较窄。从而，开关特性的劣化也较小，能够抑制开关特性的劣化。特别是，在如后述那样在沟槽6的侧面形成p型的SiC层13的情况下，该p型的SiC层13成为连结层，p型的SiC层7通过p型的SiC层13而成为与p型基底区域3相同的电位。因而，能够使p型的SiC层7不为浮置状态，能够进一步抑制开关特性的劣化。
接着，参照图2来说明图1所示的沟槽栅构造的MOSFET的制造方法。
〔图2(a)所示的工序〕
首先，准备在氮等n型杂质浓度为例如1.0×1019/cm3且厚度为300μm左右的n+型衬底1的表面上外延生长了氮等n型杂质浓度为例如3.0×1015～2.0×1016/cm3且厚度为15μm左右的由SiC构成的n-型漂移层2而得到的外延衬底(epitaxial substrate)。并且，通过硼或铝等p型杂质的离子注入，在n-型漂移层2的表层部形成1.0×1016～2.0×1019/cm3且厚度为2.0μm左右的p型基底区域3。
〔图2(b)所示的工序〕
接着，在p型基底区域3之上，将由例如LTO等构成的掩模(未图示)成膜后，经由光刻工序，在n+型源极区域4的计划形成区域上使掩模开口。之后，将n型杂质(例如氮)离子注入。
进而，在除去了先前使用过的掩模后，再次将掩模(未图示)成膜，经由光刻工序，在p+型接触层5的计划形成区域上使掩模开口。之后，将p型杂质(例如硼或铝)离子注入。
并且，通过将所注入的离子活性化，形成氮等n型杂质浓度(表面浓度)为例如1.0×1021/cm3且厚度为0.3μm左右的n+型源极区域4，并且形成硼或铝等p型杂质浓度(表面浓度)为例如1.0×1021/cm3且厚度为0.3μm左右的p+型接触层5。之后，将掩模除去。
〔图2(c)所示的工序〕
在p型基底区域3、n+型源极区域4以及p+型接触层5之上，将未图示的刻蚀掩模成膜后，在沟槽6的计划形成区域使刻蚀掩模开口。并且，通过进行使用了刻蚀掩模的沟槽刻蚀工序，形成沟槽6。之后，将刻蚀掩模除去。
〔图2(d)所示的工序〕
通过进行混入了TMA(trimethyl aluminum：三甲基铝)的氢刻蚀，来进行沟槽刻蚀的破坏去除。例如，混入TMA并通过实施1600度以上的减压下的氢气氛、例如1625℃且2.7×104Pa(200Torr)的高温氢气氛下的热处理而实施氢刻蚀，从而进行5分钟左右的沟槽刻蚀的破坏去除。由此，进行圆化处理，使沟槽6的开口角部、底部的角部以及侧面的凸部等圆化。并且，此时进行刻蚀的气体再次附着于沟槽6的内壁面，从而使SiC层7外延生长。在刻蚀中使用的反应炉内残留的氮作为n型杂质被该SiC层7获取，但同时TMA所包含的铝也作为p型杂质被获取。因此，基于氮和铝的浓度，来决定SiC层7是成为n型还是成为p型。
基于此，本实施方式中，通过调整TMA的混入量，使铝的浓度即p型杂质浓度高于氮的浓度即n型杂质浓度，由此进行补偿而使SiC层7被p型化。具体来说，残留的氮被获取到SiC层7内时所设想的n型杂质浓度为1×1016～1×1017/cm3，因此调整TMA的混入量以使SiC层7内的p型杂质浓度为1×1017/cm3以上。由此，利用氢刻蚀，能够在沟槽6的底部的角部形成p型的SiC层7。
并且，由于通过该氢刻蚀中的热处理而在沟槽6的内壁面也进行沟槽刻蚀时形成的沟槽6的侧面的凹凸，有时在沟槽6的侧面也形成SiC层13。该SiC层13也与p型的SiC层7同样地形成，因此与p型的SiC层7同样地成为p型杂质浓度是1×1017/cm3以上的p型。在形成这样的p型的SiC层13的情况下，该SiC层13作为连结部发挥功能，通过SiC层13而部分地将p型的SiC层7与p型基底区域3连结，因此p型的SiC层7不成为浮置状态，被固定为与p型基底区域3相同的电位。进而，SiC层13不是n型而成为p型，因此不会成为沟道通路而使漏极漏电流增大。
这样，在通过本工序进行的氢刻蚀中，以1600℃以上的高温进行热处理。因此，沟槽6的开口角部、底部的角部以及侧面的凸部被有效地刻蚀。由此，在沟槽6的凹陷的部位即底部的角部、侧面的凹部，使p型的SiC层7、13外延生长，并且平面被平坦化，角部成为有圆度的形状。并且，沟槽6的侧面的凹凸被减小，因此沟道迁移率提高，并且能够抑制栅极绝缘膜8在沟槽6的角部变薄，实现栅极绝缘膜8的寿命提高，能够提高可靠性。
另外，由于通过这样的高温进行氢刻蚀，因此还能够兼作如n+型源极区域4、p+型接触层5那样通过离子注入构成的部分的活性化退火(activationannealing)而同时实施。由此，能够省略活性化退火即仅用于离子注入所引起的破坏的恢复的工序，能够实现制造工序的简化。并且，该情况下，在沟槽刻蚀前可以不进行热处理，因此还能够减轻由于在热处理时明显存在的台阶束(step bunching)的影响而发生的沟槽6的侧面的凹凸。
〔图2(e)所示的工序〕
通过进行基于热氧化等的栅极绝缘膜形成工序，在包含沟槽6内部在内的整个衬底表面形成栅极绝缘膜8。具体来说，通过基于使用了湿气氛(wet atmosphere)的高热法(pyrogenic method)的栅极氧化(热氧化)来形成栅极绝缘膜8。接着，在栅极绝缘膜8的表面将掺杂了n型杂质的多晶硅层在例如600℃的温度下成膜440nm左右后，进行回蚀(etch-back)工序等，从而在沟槽6内留下栅极绝缘膜8以及栅极电极9。
并且，在将层间绝缘膜10成膜后，将层间绝缘膜10图案化而形成与n+型源极区域4和p+型接触层5相连的接触孔，并且将与栅极电极9相连的接触孔形成在其他剖面。接着，以埋入到接触孔内的方式将电极材料成膜后，将其图案化，从而形成源极电极11、栅极布线。
之后，虽未图示，但通过在n+型衬底1的背面侧形成漏极电极12，从而完成图1所示的MOSFET。
如以上说明的那样，根据本实施方式的SiC半导体装置，在沟槽6的底部的角部形成p型的SiC层7。因此，即使在MOSFET截止时向漏极－栅极间施加了电场，p型的SiC层7与n-型漂移层2之间的PN结部的耗尽层也向n-型漂移层2侧较大地延伸，由漏极电压的影响带来的高电压难以进入栅极绝缘膜8。由此，能够对栅极绝缘膜8内的电场集中、特别是栅极绝缘膜8中的沟槽6的底部的电场集中进行缓和，能够防止栅极绝缘膜8被破坏。
在这样的沟槽栅构造的MOSFET中，会有p型的SiC层7成为浮置状态的情况，但p型的SiC层7仅形成在沟槽6的底部的角部，与形成在沟槽6的整个底部区域的构造相比，形成范围较窄。因此，开关特性的劣化也较小，能够抑制开关特性的劣化。特别是，在沟槽6的侧面形成p型的SiC层13的情况下，p型的SiC层7经由该p型的SiC层13而成为与p型基底区域3相同的电位。因此，p型的SiC层7能够不成为浮置状态，能够进一步抑制开关特性的劣化。
另外，在形成p型的SiC层13的情况下，有可能因该SiC层13的影响而MOSFET的阈值电压降低。因此，优选的是，使SiC层13的p型杂质浓度比p型基底区域3的p型杂质浓度高。这样，能够防止由于部分地产生阈值电压降低而发生亚阈值(sub-shred)特性恶化、导通/截止电流比恶化等问题。
(第2实施方式)
对本发明的第2实施方式进行说明。本实施方式相对于第1实施方式变更了沟槽6的形状，关于其他，与第1实施方式相同，因此仅说明与第1实施方式不同的部分。
如图3所示，本实施方式中，使沟槽6成为三角形，即底部不是平面而是尖的前端细的形状。并且，设为如下构造，即：在沟槽6的底部的角部、本实施方式的情况下为沟槽6的前端部，形成有剖视形状为三角圆弧形状(具有圆化了的边的三角形)的p型的SiC层7。即使采用这样的构造，也由于在沟槽6的底部的角部形成的p型的SiC层7的存在，从而能够在MOSFET截止时缓和沟槽的底部的电场集中，能够防止栅极绝缘膜8被破坏。
并且，采用在沟槽6的底部的整个区域形成有p型的SiC层7的构造，但由于沟槽6的底部自身不是平面而是尖的形状，因此p型的SiC层7的形成范围较窄。因此，开关特性的劣化也较小，能够抑制开关特性的劣化。
另外，如图4(a)～(e)所示，本实施方式的MOSFET的制造方法也为与第1实施方式的MOSFET大致相同的制造方法，但使形成沟槽6时的沟槽刻蚀条件改变。例如，使沟槽6的宽度变窄且沟槽6的前端成为尖的形状。在采用这样的构造的情况下，如图4(d)所示，也有在沟槽6的侧面形成p型的SiC层13的情况。通过形成该p型的SiC层13，p型的SiC层7不会成为浮置状态，因此能够进一步抑制开关特性的劣化。
(其他实施方式)
上述各实施方式中，为了形成p型的SiC层7、13，在氢刻蚀时作为p型掺杂气体而使TMA混入，但也可以混入其他的p型掺杂气体。例如，可以将B2H6(乙硼烷)等作为p型掺杂气体来使用。在使用TMA的情况下，有如下效果，即：由于不是有毒气体从而容易操作，虽然蒸气压(vaporpressure)低但如果为低浓度则能够作为混入了氢和TMA的气体来使用。相对于此，在使用B2H6的情况下，有如下效果，即：由于常温下是气体，因此不需要在使用TMA时通常使用的鼓泡装置(bubbling device)。根据使上述哪一效果为优先、或想要使用硼还是铝作为p型杂质等，来适当选择p型掺杂气体即可。
并且，上述各实施方式中，通过向n-型漂移层2的表层部离子注入p型杂质而形成p型基底区域3，通过向p型基底区域3的表层部离子注入n型杂质而形成n+型源极区域4。相对于此，也可以在n-型漂移层2的表面通过外延生长而形成p型基底区域3，在p型基底区域3的表面通过外延生长而形成n+型源极区域4。并且，也可以在一开始使用在n+型衬底1的表面使n-型漂移层2、p型基底区域3以及n+型源极区域4外延生长而成的三重外延衬底来作为半导体衬底。
并且，上述各实施方式中，以设第1导电型为n型、设第2导电型为p型的n沟道型的MOSFET为例进行了说明，但对于使各构成要素的导电型反转而得到的p沟道型的MOSFET也能够适用本发明。并且，上述说明中，以沟槽栅构造的MOSFET为例进行了说明，但对于相同的沟槽栅构造的IGBT也能够适用本发明。IGBT相对于上述各实施方式仅将衬底1的导电型从n型变更为p型，关于其他构造及制造方法，与上述各实施方式相同。
并且，上述各实施方式中，对适用本发明的情况下的一例进行了说明，但能够适当进行设计变更等。例如，上述各实施方式中，作为栅极绝缘膜8的例子而举出了因热氧化形成的氧化膜，但也可以是包含不通过热氧化形成的氧化膜或氮化膜等的膜。并且，关于漏极电极12的形成工序也可以设在源极电极11的形成前等。
本发明依据实施例进行了描述，但应理解为本发明不限定于该实施例和构造。本发明还包含各种变形例及等价范围内的变形。进而，多种组合及形态、并且对它们增加或删除要素的其他组合及形态也包含在本发明的范畴及思想范围中。

Claims (10)

1.一种碳化硅半导体装置，
具有反型的沟槽栅构造的半导体开关元件，
所述半导体开关元件具备：
第1或第2导电型的衬底(1)，由碳化硅构成；
漂移层(2)，设置在上述衬底之上，由与上述衬底相比设为更低杂质浓度的第1导电型的碳化硅构成；
基底区域(3)，由设置在上述漂移层之上的第2导电型的碳化硅构成；
源极区域(4)，设置在上述基底区域之上，由与上述漂移层相比设为更高杂质浓度的第1导电型的碳化硅构成；
接触区域(5)，与上述基底区域连接，由与上述基底层相比设为更高杂质浓度的第2导电型的碳化硅构成；
沟槽(6)，从上述源极区域的表面延伸到比上述基底区域深的位置；
第2导电型层(7)，设置在上述沟槽的底部的角部，在上述沟槽的深度方向上切断后的剖视形状为三角圆弧形状，由第2导电型的碳化硅构成；
栅极绝缘膜(8)，在上述第2导电型层上设置在上述沟槽的内壁面；
栅极电极(9)，在上述沟槽内设置在上述栅极绝缘膜之上；
源极电极(11)，经由上述源极区域以及上述接触区域而与上述基底区域电连接；以及
漏极电极(12)，设置在上述衬底的背面侧，
所述半导体开关元件通过控制向上述栅极电极施加的电压，在位于上述沟槽的侧面的上述基底区域的表面部形成反型的沟道区域，经由上述源极区域以及上述漂移层，在上述源极电极以及上述漏极电极之间流过电流。
2.如权利要求1所述的碳化硅半导体装置，
上述沟槽以一个方向作为长度方向且形成为底部具有规定宽度，
上述第2导电型层分别设置在上述沟槽的宽度方向的两侧的角部，在宽度方向上相互分离地配置。
3.如权利要求1所述的碳化硅半导体装置，
上述沟槽以一个方向作为长度方向且形成为底部尖的前端细的三角形，
上述第2导电型层设置在上述沟槽的前端。
4.如权利要求1或2所述的碳化硅半导体装置，
在上述沟槽的侧面的至少一部分，具有由第2导电型的碳化硅构成的连结层(13)，通过该连结层将上述基底区域与上述第2导电型层连结。
5.如权利要求4所述的碳化硅半导体装置，
上述第2导电型层和上述连结层的杂质浓度相同，设为1×1017/cm3以上。
6.如权利要求4或5所述的碳化硅半导体装置，
上述连结层的杂质浓度设置得比上述基底区域的杂质浓度高。
7.一种碳化硅半导体装置的制造方法，是权利要求1～6中任一项所述的碳化硅半导体装置的制造方法，包括以下工序：
沟槽刻蚀工序，形成上述沟槽，使其从上述源极区域的表面起形成到比上述基底区域深的位置；以及
在上述沟槽刻蚀工序之后，进行混入了第2导电型掺杂气体的氢气氛下的热处理，由此对上述沟槽的内壁面进行氢刻蚀，并且通过获取了上述第2导电型掺杂气体的外延生长而在上述沟槽的底部的角部形成第2导电型层的工序。
8.如权利要求7所述的碳化硅半导体装置的制造方法，
包括对包含上述接触层的离子注入层进行活性化的活性化退火工序，
通过用于进行上述氢刻蚀的热处理，同时进行上述活性化退火工序。
9.如权利要求7或8所述的碳化硅半导体装置的制造方法，
作为上述第2导电型掺杂气体而使用TMA即三甲基铝。
10.如权利要求7或8所述的碳化硅半导体装置的制造方法，
作为上述第2导电型掺杂气体而使用B2H6。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538290A (zh) * 2014-12-31 2015-04-22 中国科学院半导体研究所 一种h2微刻蚀进行碳化硅离子激活的方法
CN106876470A (zh) * 2017-03-23 2017-06-20 深圳基本半导体有限公司 一种沟槽栅金属氧化物场效应晶体管及其制造方法
CN107658260A (zh) * 2017-08-08 2018-02-02 全球能源互联网研究院有限公司 在基板上形成绝缘沟槽的方法及半导体器件
CN107658340A (zh) * 2017-09-02 2018-02-02 西安交通大学 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法
CN111149214A (zh) * 2017-09-27 2020-05-12 株式会社电装 碳化硅半导体装置
CN111211120A (zh) * 2018-11-21 2020-05-29 瀚薪科技股份有限公司 一种整合箝制电压箝位电路的碳化硅半导体组件
CN115425089A (zh) * 2022-11-07 2022-12-02 广东芯聚能半导体有限公司 半导体结构及其制备方法
CN116190432A (zh) * 2023-04-20 2023-05-30 湖北九峰山实验室 SiC功率器件及其制备方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6237408B2 (ja) 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6579104B2 (ja) 2014-06-30 2019-09-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6485299B2 (ja) * 2015-06-05 2019-03-20 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
WO2017043608A1 (ja) 2015-09-09 2017-03-16 住友電気工業株式会社 半導体装置
US9773777B2 (en) * 2016-01-08 2017-09-26 Texas Instruments Incorporated Low dynamic resistance low capacitance diodes
JP6485383B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置およびその製造方法
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
KR102311797B1 (ko) * 2017-07-10 2021-10-08 한국전기연구원 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법
KR102365375B1 (ko) * 2017-09-26 2022-02-18 한국전기연구원 둥근 트렌치 코너를 갖는 트렌치 게이트형 모스펫 제조방법
JP2020096080A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置の製造方法
JP7331783B2 (ja) * 2020-05-29 2023-08-23 豊田合成株式会社 半導体装置の製造方法
CN113964196B (zh) * 2021-10-20 2023-01-20 重庆平创半导体研究院有限责任公司 一种耗尽型功率半导体结构、串联结构和加工工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04229662A (ja) * 1990-06-13 1992-08-19 Toshiba Corp 縦型ｍｏｓトランジスタとその製造方法
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US20050233539A1 (en) * 2004-04-14 2005-10-20 Yuuichi Takeuchi Method for manufacturing semiconductor device having trench in silicon carbide semiconductor substrate
CN101401212A (zh) * 2006-03-08 2009-04-01 丰田自动车株式会社 绝缘栅极型半导体器件及其制造方法
US20090114923A1 (en) * 2007-11-07 2009-05-07 Fuji Electric Device Technology Co., Ltd. Semiconductor device
CN102386100A (zh) * 2010-08-31 2012-03-21 株式会社电装 制造碳化硅半导体器件的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
JPH11233391A (ja) 1998-02-12 1999-08-27 Nippon Telegr & Teleph Corp <Ntt> 結晶基板とそれを用いた半導体装置およびその製法
JP4738562B2 (ja) 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP3800047B2 (ja) 2001-07-18 2006-07-19 日産自動車株式会社 電界効果トランジスタ
KR100767078B1 (ko) 2003-10-08 2007-10-15 도요다 지도샤 가부시끼가이샤 절연 게이트형 반도체 장치 및 그 제조 방법
JP4487656B2 (ja) * 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
JP4404709B2 (ja) 2004-07-12 2010-01-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2006351744A (ja) 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP5017865B2 (ja) 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
US20080038890A1 (en) 2006-08-10 2008-02-14 General Electric Company Method for improved trench protection in vertical umosfet devices
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5401826B2 (ja) 2007-09-06 2014-01-29 トヨタ自動車株式会社 半導体装置
JP2009283540A (ja) * 2008-05-20 2009-12-03 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4877286B2 (ja) 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5621340B2 (ja) 2010-06-16 2014-11-12 株式会社デンソー 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JPWO2012060206A1 (ja) * 2010-11-04 2014-05-12 住友電気工業株式会社 半導体装置およびその製造方法
JP5790573B2 (ja) * 2012-04-03 2015-10-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04229662A (ja) * 1990-06-13 1992-08-19 Toshiba Corp 縦型ｍｏｓトランジスタとその製造方法
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US20050233539A1 (en) * 2004-04-14 2005-10-20 Yuuichi Takeuchi Method for manufacturing semiconductor device having trench in silicon carbide semiconductor substrate
CN101401212A (zh) * 2006-03-08 2009-04-01 丰田自动车株式会社 绝缘栅极型半导体器件及其制造方法
US20090114923A1 (en) * 2007-11-07 2009-05-07 Fuji Electric Device Technology Co., Ltd. Semiconductor device
CN102386100A (zh) * 2010-08-31 2012-03-21 株式会社电装 制造碳化硅半导体器件的方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538290A (zh) * 2014-12-31 2015-04-22 中国科学院半导体研究所 一种h2微刻蚀进行碳化硅离子激活的方法
CN104538290B (zh) * 2014-12-31 2018-01-30 中国科学院半导体研究所 一种h2微刻蚀进行碳化硅离子激活的方法
CN106876470A (zh) * 2017-03-23 2017-06-20 深圳基本半导体有限公司 一种沟槽栅金属氧化物场效应晶体管及其制造方法
CN107658260A (zh) * 2017-08-08 2018-02-02 全球能源互联网研究院有限公司 在基板上形成绝缘沟槽的方法及半导体器件
CN107658340A (zh) * 2017-09-02 2018-02-02 西安交通大学 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法
CN107658340B (zh) * 2017-09-02 2019-05-21 西安交通大学 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法
CN111149214A (zh) * 2017-09-27 2020-05-12 株式会社电装 碳化硅半导体装置
CN111149214B (zh) * 2017-09-27 2023-11-03 株式会社电装 碳化硅半导体装置
CN111211120A (zh) * 2018-11-21 2020-05-29 瀚薪科技股份有限公司 一种整合箝制电压箝位电路的碳化硅半导体组件
CN111211120B (zh) * 2018-11-21 2022-08-12 上海瀚薪科技有限公司 一种整合箝制电压箝位电路的碳化硅半导体组件
CN115425089A (zh) * 2022-11-07 2022-12-02 广东芯聚能半导体有限公司 半导体结构及其制备方法
CN116190432A (zh) * 2023-04-20 2023-05-30 湖北九峰山实验室 SiC功率器件及其制备方法

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CN104247026B (zh) 2017-02-22
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