KR101613930B1 - 탄화규소 반도체 장치 및 그 제조 방법 - Google Patents

탄화규소 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101613930B1
KR101613930B1 KR1020147030021A KR20147030021A KR101613930B1 KR 101613930 B1 KR101613930 B1 KR 101613930B1 KR 1020147030021 A KR1020147030021 A KR 1020147030021A KR 20147030021 A KR20147030021 A KR 20147030021A KR 101613930 B1 KR101613930 B1 KR 101613930B1
Authority
KR
South Korea
Prior art keywords
trench
layer
type
silicon carbide
semiconductor device
Prior art date
Application number
KR1020147030021A
Other languages
English (en)
Other versions
KR20140139090A (ko
Inventor
가즈미 지다
유이치 다케우치
나루마사 소에지마
유키히코 와타나베
Original Assignee
가부시키가이샤 덴소
도요타지도샤가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 덴소, 도요타지도샤가부시키가이샤 filed Critical 가부시키가이샤 덴소
Publication of KR20140139090A publication Critical patent/KR20140139090A/ko
Application granted granted Critical
Publication of KR101613930B1 publication Critical patent/KR101613930B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425—Making electrodes
    • H01L21/044—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

탄화규소 반도체 장치에 있어서, 트렌치(6) 저부의 코너부에 p형의 SiC층(7)을 설치한다. 이에 따라, MOSFET의 오프 시에 드레인―게이트 간에 전계가 걸려도 p형의 SiC층(7)과 n－형 드리프트층(2)의 PN접합부에서의 공핍층이 n－형 드리프트층(2)측으로 크게 신장하여, 드레인 전압의 영향에 의한 고전압이 게이트 절연막(8)에 들어가기 어려워진다. 따라서, 게이트 절연막(8) 내에서의 전계 집중을 완화할 수 있어서, 게이트 절연막(8)이 파괴되는 것을 방지하는 것이 가능하게 된다. 이 경우, p형의 SiC층(7)이 플로팅 상태가 되는 일도 있지만, p형의 SiC층(7)은 트렌치(6) 저부의 코너부에만 형성되어 있어서, 트렌치(6)의 저부 전역에 형성되어 있는 구조와 비교하여 형성 범위가 좁다. 이 때문에, 스위칭 특성의 악화도 비교적 작게 완료된다.

Description

탄화규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
관련 출원의 상호 참조
본 개시는 2012년 4월 19일에 출원된 일본 출원 번호2012―95517호에 기초하는 것으로, 여기에 그 기재 내용을 원용한다.
본 개시는 트렌치 게이트 구조의 반도체 스위칭 소자를 갖는 탄화규소(이하, SiC라 한다) 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 스위칭 소자를 갖는 반도체 장치에 있어서, 보다 큰 전류를 흘리기 위해서는 채널 밀도를 높게 하는 것이 유효하다. 실리콘 트랜지스터에서는 채널 밀도를 높게 하기 위해, 트렌치 게이트 구조의 MOSFET가 채용되어, 실용화되어 있다. 이 트렌치 게이트 구조는 SiC 반도체 장치에도 적용할 수 있는 구조인데, SiC에 응용하는 경우, SiC는 파괴 전계 강도가 실리콘의 10배나 되기 때문에 SiC 반도체 장치에는 실리콘 디바이스의 10배 가까운 전압을 건 상태로 사용된다. 그 때문에, 트렌치 내에 형성된 게이트 절연막에도 실리콘 디바이스의 10배의 강도의 전계가 걸려서, 트렌치의 코너부에서 게이트 절연막이 쉽게 파괴되어 버리는 일이 있다.
상기의 점을 해결하는 것으로서, 특허 문헌 1에 있어서, 트렌치 게이트 구조를 구성하는 트렌치의 저부(저면)보다 아래쪽에 p형 불순물을 이온 주입하는 것으로 p형 층을 형성한 구조가 제안되어 있다. 이와 같은 p형 층을 형성함으로써 트렌치의 저부에서의 전계 집중을 완화할 수 있어서, 게이트 절연막의 파괴를 방지하는 것이 가능하게 된다.
또, 트렌치 게이트 구조를 구성하는 트렌치의 코너부가 각이 져 있으면, 전계 집중이 더욱 발생하여 게이트 절연막의 수명 저하로 이어진다. 이 때문에, 특허 문헌 2에 있어서, 수소 에칭을 실시함에 의해 트렌치의 코너부 등을 둥글게 하는 라운드 처리를 실시하는 것이 제안되어 있다. 이와 같이, 트렌치의 코너부를 둥글게 함에 의해 게이트 절연막이 부분적으로 얇아지는 것을 억제할 수 있기 때문에 MOSFET의 온 시 및 오프 시의 게이트 절연막의 파괴를 방지하는 것이 가능하게 된다.
특허 문헌 1: 일본국 특개2007―242852호 공보(미국 특허 출원 공보20100224932A1호에 대응) 특허 문헌 2: 일본국 특개2005―328014호 공보(미국 특허 출원 공보20050233539A1호에 대응)
그러나 특허 문헌 1에 기재된 구조의 경우, 트렌치의 저부 전역(overall bottom)이라는 넓은 범위에 p형 층이 형성되어 있으며, 또한 p형 층이 플로팅 상태가 되기 때문에, 스위칭 특성이 악화한다. 또, 특허 문헌 2와 같이 수소 에칭을 실시하는 경우, 도 5에 나타낸 바와같이, 트렌치(J1) 저부의 코너부에 n형 층(J2)이 형성되는 것을 확인하고 있으며, MOSFET의 오프 시에 게이트 절연막에 전계 집중이 발생함으로써, 게이트 절연막의 수명 저하를 초래한다. 또한, 도 5에 나타낸 바와같이, 수소 에칭 시에 트렌치(J1)의 측면에 n형 층(J3)이 형성되는 일이 있는 것을 확인하고 있으며, 이 n형 층(J3)이 채널 패스로 되어 MOSFET의 오프 시에 드레인 리크 전류(drain leakage current)를 증대시켜 버린다. 이들 n형 층(J2, J3)이 형성되는 메커니즘은 명백하지는 않지만, 에칭된 가스가 트렌치 내벽면에 재부착되는 것으로 SiC층이 형성되고, 그 SiC층 내에 에칭에 이용하는 반응로 내에 잔류한 질소가 n형 불순물로서 받아들여지기 때문이라고 생각된다. 이들 n형 층(J2, J3)의 n형 불순물 농도는 1×1016∼1×1017㎝－3으로 되어 있으며, 충분히 n형화할 정도의 농도이기 때문에 상기 현상을 발생시키게 된다.
본 개시는 상기 점을 감안하여, 게이트 절연막의 파괴를 더욱 방지할 수 있고, 또한 스위칭 특성의 악화를 억제할 수 있는 구조의 SiC 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 개시의 일 양태에 따르면, 게이트 전극으로의 인가 전압을 제어하는 것으로 트렌치의 측면에 위치하는 베이스 영역의 표면부에 반전형의 채널 영역을 형성하고, 소스 영역 및 드리프트층을 통하여 소스 전극 및 드레인 전극의 사이에 전류를 흘리는 반전형의 트렌치 게이트 구조의 반도체 스위칭 소자를 갖고 이루어지는 SiC 반도체 장치에 있어서, 트렌치 저부의 코너부에, 트렌치의 깊이 방향으로 절단한 단면 형상이 삼각 라운드 형상으로 된 제 2 도전형의 SiC로 이루어지는 제 2 도전형 층을 구비하는 것을 특징으로 하고 있다.
이와 같이, 트렌치 저부의 코너부에 제 2 도전형 층이 형성되도록 하고 있다. 이 때문에, 반도체 스위칭 소자의 오프 시에 드레인―게이트 간에 전계가 걸렸다고 해도 제 2 도전형 층과 드리프트층의 PN접합부에서의 공핍층이 드리프트층측으로 크게 신장하게 되어, 드레인 전압의 영향에 의한 고전압이 게이트 절연막에 들어가기 어려워진다. 이에 따라, 게이트 절연막 내에서의 전계 집중, 특히, 게이트 절연막 중의 트렌치의 저부에서의 전계 집중을 완화하는 것이 가능하게 되어, 게이트 절연막이 파괴되는 것을 방지하는 것이 가능하게 된다.
이와 같은 트렌치 게이트 구조의 반도체 스위칭 소자에서는 제 2 도전형 층이 플로팅 상태가 될 수도 있다. 그러나 제 2 도전형 층은 트렌치 저부의 코너부에만 형성되어 있기 때문에 저부가 사전에 결정된 폭으로 된 트렌치의 저부 전역에 제 2 도전형 층이 형성되어 있는 구조와 비교하여 형성 범위가 좁다. 이 때문에, 스위칭 특성의 악화도 비교적 적게 끝나서, 스위칭 특성의 악화를 억제하는 것이 가능하게 된다. 예를 들면, 트렌치의 측면에 연결층이 형성되는 경우에는, 이 연결층을 통하여 제 2 도전형 층이 베이스 영역과 동일 전위로 된다. 이 때문에, 제 2 도전형 층이 플로팅 상태로는 되지 않도록 할 수 있어서, 스위칭 특성의 악화를 보다 억제하는 것이 가능하게 된다.
이와 같은 SiC 반도체 장치는 예를 들면, 소스 영역의 표면으로부터 베이스 영역보다도 깊게까지 형성되도록 트렌치를 형성하는 트렌치 에칭 공정과, 트렌치 에칭 공정 후에, 제 2 도전형 도펀트 가스를 혼입한 수소 분위기에 의한 열처리를 실시하는 것으로 트렌치의 내벽면을 수소 에칭하는 것과 함께, 제 2 도전형 도펀트 가스가 받아들여진 에피택셜 성장에 의하여 트렌치 저부의 코너부에 제 2 도전형 층을 형성하는 공정을 포함하는 제조 방법에 의하여 제조된다.
이와 같이, 고온 수소 분위기에서의 열처리에 의한 수소 에칭을 실시하는 것으로 트렌치 에칭의 손상 제거를 실시할 수 있는 것과 함께, 라운드 처리가 이루어져서, 트렌치 저부의 코너부를 둥글게 할 수 있다. 이때, 에칭된 가스가 트렌치의 내벽면에 재부착하는 것으로 제 2 도전형 층이 에피택셜 성장시켜진다. 이에 따라, SiC반도체 장치를 제조할 수 있다.
본 개시에 대해서의 상기 목적 및 그 밖의 목적, 특징이나 잇점은 첨부의 도면을 참조하면서 하기의 상세한 기술에 의해 보다 명확해진다. 도면에 있어서,
도 1은 본 개시의 제 1 실시 형태에 관련되는 트렌치 게이트 구조의 MOSFET의 1셀분을 추출한 경사 단면도이다.
도 2(a)∼(e)는 도 1에 나타낸 트렌치 게이트 구조의 MOSFET의 제조 공정을 나타낸 사시 단면도이다.
도 3은 본 개시의 제 2 실시 형태에 관련되는 트렌치 게이트 구조의 MOSFET의 1셀분을 추출한 사시 단면도이다.
도 4(a)∼(e)는 도 3에 나타낸 트렌치 게이트 구조의 MOSFET의 제조 공정을 나타낸 사시 단면도이다.
도 5는 관련 기술로서의 MOSFET의 제조 공정으로서 트렌치 에칭 후의 수소 에칭을 실시했을 때의 상태를 나타낸 사시 단면도이다.
이하, 본 개시의 실시 형태에 대하여 도면에 기초해서 설명한다. 또한, 이하의 각 실시 형태 상호에 있어서, 서로 동일 또는 균등한 부분에는 동일 부호를 붙여서 설명을 실시한다.
(제 1 실시 형태)
본 개시의 제 1 실시 형태에 대하여 설명한다. 여기에서는 트렌치 게이트 구조의 반도체 스위칭 소자로서 반전형 MOSFET가 형성된 SiC 반도체 장치를 예로 들어서 설명한다.
도 1에 나타낸 바와같이, SiC 반도체 장치에는 n채널 타입의 반전형의 MOSFET가 형성된다. 이 도면에 나타낸 MOSFET와 동일한 구조의 MOSFET가 복수열 이웃하도록 배치됨으로써 복수 셀의 MOSFET가 구성된다. 구체적으로는, 반도체 기판에는 SiC로 이루어지는 n＋형 기판(1)이 이용되고 있으며, 이 n＋형 기판(1)에 대하여 MOSFET의 각 구성 요소가 형성됨으로써 MOSFET가 구성된다.
n＋형 기판(1)은 질소 등의 n형 불순물 농도가 예를 들면, 1. 0×1019／㎤로 되고, 두께가 300㎛ 정도로 되어 있다. 이 n＋형 기판(1)의 표면에는 질소 등의 n형 불순물 농도가 예를 들면, 3. 0×1015∼2. 0×1016／㎤이고 두께 10∼15㎛ 정도의 SiC로 이루어지는 n－형 드리프트층(2)이 형성되어 있다. 이 n－형 드리프트층(2)의 불순물 농도는 깊이 방향에 있어서 일정해도 좋지만, 농도 분포에 경사를 주고, n－형 드리프트층(2) 중, n＋형 기판(1)측쪽이 n＋형 기판(1)으로부터 이격되는 측보다도 고농도로 되도록 할 수도 있다. 이와 같이 하면, n－형 드리프트층(2)의 내부 저항을 저감할 수 있기 때문에 온 저항을 저감하는 것이 가능하게 된다.
이 n－형드리프트층(2)의 표층부에는 p형 베이스 영역(3)이 형성되어 있으며, 또한, p형 베이스 영역(3)의 상층 부분에는 n＋형 소스 영역(4) 및 p＋형 콘택트층(5)이 형성되어 있다.
p형 베이스 영역(3)은 보론 또는 알루미늄 등의 p형 불순물 농도가 예를 들면, 1. 0×1016∼2. 0×1019／㎤, 두께 2. 0㎛ 정도로 구성되어 있다. n＋형 소스 영역(4)은 표층부에 있어서의 질소 등의 n형 불순물 농도(표면 농도)가 예를 들면, 1. 0×1021／㎤, 두께 0. 3㎛ 정도로 구성되어 있다. p＋형 콘택트층(5)은 예를 들면, 표층부에 있어서의 보론 또는 알루미늄 등의 p형 불순물 농도(표면 농도)가 예를 들면, 1. 0×1021／㎤, 두께 0. 3㎛ 정도로 구성되어 있다. n＋형 소스 영역(4)은 후술하는 트렌치 게이트 구조의 양측에 배치되어 있으며, p＋형 콘택트층(5)은 n＋형 소스 영역(4)을 사이에 두고 트렌치 게이트 구조와 반대측에 구비되어 있다.
또, p형 베이스 영역(3) 및 n＋형 소스 영역(4)을 관통하여 n－형 드리프트층(2)에 도달하고, 저부가 사전에 결정된 폭으로 된 구조, 예를 들면, 폭이 0. 5∼2. 0㎛, 깊이가 2. 0㎛ 이상(예를 들면, 2. 4㎛)인 트렌치(6)가 형성되어 있다. 이 트렌치(6)의 측면과 접하도록 상기한 p형 베이스 영역(3) 및 n＋형 소스 영역(4)이 배치되어 있다.
트렌치(6)는 도 1의 x방향을 폭 방향, y방향을 세로 방향, z방향을 깊이 방향으로 하여 형성되어 있으며, 복수개가 도 1 중의 x방향으로 나열됨으로써 각 트렌치(6)가 평행하게 배열된 스트라이프상으로 되어 있다. 이 트렌치(6) 저부의 코너부는 라운드 처리에 의하여 둥글게 되어 있다. 그리고 트렌치(6) 저부의 코너부의 둥글게 되어 있는 위치에 p형의 SiC층(7)이 형성되어 있다.
p형의 SiC층(7)은 트렌치(6) 저부의 코너부에만 형성되고, 트렌치(6)의 깊이 방향으로 절단한 단면 형상이 삼각 라운드 형상(라운드진 변을 갖는 삼각 형상)으로 되어 있다. 즉, p형의 SiC층(7)의 단면 형상은 트렌치(6)의 측면과 저면에 접하는 2변과, 트렌치(6) 내에서 후술하는 게이트 절연막(8)에 접하는 1변으로 구성된 삼각 형상으로서, 그 게이트 절연막(8)과 접해 있는 1변이 둥근 형상으로 되어 있다. 또, p형의 SiC층(7)의 p형 불순물 농도는 1×1017／㎤ 이상으로 되어 있다. p형의 SiC층(7)에는 n형 불순물도 포함되어 있지만, p형 불순물 농도쪽이 n형 불순물 농도보다도 높아져 있기 때문에 보상되어 p형화 되어 있다.
이 p형의 SiC층(7)은 트렌치(6) 저부의 코너부의 각각에 형성되어 있지만, 트렌치(6)의 양단 이외에서는 트렌치(6)의 폭방향에 있어서 서로 이격되어 배치되어 있다. 이 때문에, 트렌치(6)의 저부에서는 n－형 드리프트층(2)이 p형의 SiC층(7)에 덮여 있지 않고 노출된 상태로 되어 있다. 또, p형의 SiC층(7)은 p형 베이스 영역(3)으로부터 이격되어 배치되어 있으며, p형의 SiC층(7)과 p형 베이스 영역(3)의 사이에 n－형 드리프트층(2)이 개재되어 있어서 트렌치(6)의 측면에서 노출된 상태로 되어 있다.
또한, 도 1에는 나타나 있지 않지만, 후술하는 바와 같이, 트렌치(6)의 측면에도 부분적으로 p형의 SiC층(13)(도 2(d))이 형성될 수도 있다. 그 경우에는, p형의 SiC층(7)은 p형 베이스 영역(3)과 동일 전위로 고정되게 되지만, p형의 SiC층(13)이 형성되지 않은 경우에는, p형의 SiC층(7)은 플로팅 상태로 된다.
또한, 트렌치(6)의 내벽면은 산화막 등에 의하여 구성된 게이트 절연막(8)으로 덮여 있으며, 게이트 절연막(8)의 표면에 형성된 도핑된 Poly―Si로 구성된 게이트 전극(9)에 의해 트렌치(6) 내부가 완전히 메워져 있다. 게이트 절연막(8)은 트렌치(6)의 내벽면을 열산화함에 의해 형성되어 있으며, 게이트 절연막(8)의 두께는 트렌치(6)의 측면측과 저부측 모두가 100㎚ 정도로 되어 있다. 이와 같이 하여, 트렌치 게이트 구조가 구성되어 있다.
또, n＋형 소스 영역(4) 및 p＋형 콘택트층(5)의 표면이나 게이트 전극(9)의 표면에는 층간 절연막(10)을 통하여 소스 전극(11)이나 게이트 배선(도시하지 않음)이 형성되어 있다. 소스 전극(11) 및 게이트 배선은 복수의 금속(예를 들면, Ni／Al 등)으로 구성되어 있으며, 적어도 n형 SiC(구체적으로는, n＋형 소스 영역(4)이나 n도핑인 경우의 게이트 전극(9))와 접촉하는 부분은 n형 SiC와 오믹 접촉 가능한 금속으로 구성되고, 적어도 p형 SiC(구체적으로는, p＋형 콘택트층(5)이나 p도핑인 경우의 게이트 전극(9))와 접촉하는 부분은 p형 SiC와 오믹 접촉 가능한 금속으로 구성되어 있다. 또한, 이들 소스 전극(11) 및 게이트 배선은 층간 절연막(10) 상에 형성되어 전기적으로 절연되어 있으며, 층간 절연막(10)에 형성된 콘택트 홀을 통하여 소스 전극(11)은 n＋형 소스 영역(4) 및 p＋형 콘택트층(5)과 전기적으로 접촉되고, 게이트 배선은 게이트 전극(9)과 전기적으로 접촉되어 있다.
그리고 n＋형 기판(1)의 이면측에는 n＋형 기판(1)과 전기적으로 접속된 드레인 전극(12)이 형성되어 있다. 이와 같은 구조에 의해 n채널 타입의 반전형의 트렌치 게이트 구조의 MOSFET가 구성된다.
이와 같은 반전형의 트렌치 게이트 구조의 MOSFET는 이하와 같이 동작한다. 우선, 게이트 전극(9)에 게이트 전압을 인가하기 전의 상태에서는 p형 베이스 영역(3)에 반전층이 형성되지 않는다. 따라서, 드레인 전극(12)에 플러스의 전압을 가했다고 해도 n형 소스 영역(4)으로부터 전자는 p형 베이스 영역(3) 내에 도달할 수 없어서, 소스 전극(11)과 드레인 전극(12)의 사이에 전류가 흐르지 않는다.
다음으로, 오프 시(게이트 전압＝0V, 드레인 전압＝650V, 소스 전압＝0V)에는 드레인 전극(12)에 전압을 가해도 역바이어스가 되기 때문에 p형 베이스 영역(3)과 n－형 드리프트층(2)의 사이로부터 공핍층이 넓어진다. 이때, p형 베이스 영역(3)의 농도가 n－형 드리프트층(2)보다 높기 때문에 공핍층은 대부분 n－형 드리프트층(2)측으로 넓어진다. 그리고 드레인 0V의 경우보다 공핍층이 넓어져 있기 때문에 절연체로서 행동하는 영역은 더욱 넓어짐으로써, 소스 전극(11)과 드레인 전극(12)의 사이에 전류가 흐르지 않는다.
또, 게이트 전압이 0V로 되어 있기 때문에 드레인―게이트 간에도 전계가 걸린다. 이 때문에, 게이트 절연막(8)의 저부에도 전계 집중이 발생할 수 있다. 그러나 트렌치(6)의 저부에 p형의 SiC층(7)이 구비되어 있기 때문에 p형의 SiC층(7)과 n－형 드리프트층(2)의 PN접합부에서의 공핍층이 n－형 드리프트층(2)측으로 크게 신장하게 되고, 드레인 전압의 영향에 의한 고전압이 게이트 절연막(8)에 들어가기 어려워진다. 이에 따라, 게이트 절연막(8) 내에서의 전계 집중, 특히, 게이트 절연막(8) 중의 트렌치(6)의 저부에서의 전계 집중을 완화하는 것이 가능하게 되어, 게이트 절연막(8)이 파괴되는 것을 방지하는 것이 가능하게 된다.
한편, 온 시(게이트 전압＝20V, 드레인 전압＝1V, 소스 전압＝0V)에는 게이트 전극(9)에 게이트 전압으로서 20V가 인가되기 때문에 p형 베이스 영역(3) 중, 트렌치(6)에 접해 있는 표면에 채널이 형성된다. 이 때문에, 소스 전극(11)으로부터 주입된 전자는 n＋형 소스 영역(4)으로부터 p형 베이스 영역(3)에 형성된 채널을 지난 후, n－형 드리프트층(2)에 도달한다. 이에 따라, 소스 전극(11)과 드레인 전극(12)의 사이에 전류를 흘릴 수 있다.
또한, 이와 같은 트렌치 게이트 구조의 MOSFET에서는 p형의 SiC층(7)이 플로팅 상태로 되는 일도 있지만, p형의 SiC층(7)은 트렌치(6) 저부의 코너부에만 형성되어 있다. 이 때문에, 트렌치(6)의 저부 전역에 형성되어 있는 구조와 비교하여 형성 범위가 좁다. 이 때문에, 스위칭 특성의 악화도 비교적 작아져서, 스위칭 특성의 악화를 억제하는 것이 가능하게 된다. 특히, 후술하는 바와 같이, 트렌치(6)의 측면에 p형의 SiC층(13)이 형성되는 경우에는, 이 p형의 SiC층(13)이 연결층으로 되어, p형의 SiC층(13)을 통하여 p형의 SiC층(7)이 p형 베이스 영역(3)과 동일 전위로 된다. 이 때문에, p형의 SiC층(7)이 플로팅 상태로 되지 않도록 할 수 있어서, 스위칭 특성의 악화를 보다 억제하는 것이 가능하게 된다.
다음으로, 도 1에 나타내는 트렌치 게이트 구조의 MOSFET의 제조 방법에 대하여 도 2를 참조해서 설명한다.
[도 2(a)에 나타내는 공정]
우선, 질소 등의 n형 불순물 농도가 예를 들면, 1. 0×1019／㎤이고 두께 300㎛ 정도의 n＋형 기판(1)의 표면에, 질소 등의 n형 불순물 농도가 예를 들면, 3. 0×1015∼2. 0×1016／㎤이고 두께 15㎛ 정도의 SiC로 이루어지는 n－형 드리프트층(2)이 에피택셜 성장하는 에피택셜 기판을 준비한다. 그리고 보론 또는 알루미늄 등의 p형 불순물의 이온 주입에 의해 n－형 드리프트층(2)의 표층부에 1. 0×1016∼2. 0×1019／㎤, 두께 2. 0㎛ 정도로 되는 p형 베이스 영역(3)을 형성한다.
[도 2(b)에 나타내는 공정]
이어서, p형 베이스 영역(3)의 위에 예를 들면, LTO 등으로 구성되는 마스크(도시하지 않음)를 성막한 후, 포토리소그래피 공정을 거쳐서 n＋형 소스 영역(4)의 형성 예정 영역 상에서 마스크를 개구시킨다. 그 후, n형 불순물(예를 들면, 질소)을 이온 주입한다.
또한, 앞서 사용한 마스크를 제거한 후, 다시 마스크(도시하지 않음)를 성막하고, 포토리소그래피 공정을 거쳐서 p＋형 콘택트층(5)의 형성 예정 영역 상에서 마스크를 개구시킨다. 그 후, p형 불순물(예를 들면, 보론이나 알루미늄)을 이온 주입한다.
그리고 주입된 이온을 활성화하는 것으로 질소 등의 n형 불순물 농도(표면 농도)가 예를 들면, 1. 0×1021／㎤, 두께 0. 3㎛ 정도의 n＋형 소스 영역(4)을 형성하는 것과 함께, 보론 또는 알루미늄 등의 p형 불순물 농도(표면 농도)가 예를 들면, 1. 0×1021／㎤, 두께 0. 3㎛ 정도의 p＋형 콘택트층(5)을 형성한다. 그 후, 마스크를 제거한다.
[도 2(c)에 나타내는 공정]
p형 베이스 영역(3), n＋형 소스 영역(4) 및 p＋형 콘택트층(5)의 위에 도시하지 않는 에칭 마스크를 성막한 후, 트렌치(6)의 형성 예정 영역에서 에칭 마스크를 개구시킨다. 그리고 에칭 마스크를 이용한 트렌치 에칭 공정을 실시함으로써 트렌치(6)를 형성한다. 그 후, 에칭 마스크를 제거한다.
[도 2(d)에 나타내는 공정]
TMA(트리메틸알루미늄)를 혼입한 수소 에칭을 실시하는 것으로 트렌치 에칭의 손상 제거를 실시한다. 예를 들면, TMA를 혼입하면서 1600도 이상의 감압 하에서의 수소 분위기, 예를 들면, 1625℃, 2. 7×104Pa(200Torr)의 고온 수소 분위기에서 열처리에 의한 수소 에칭을 실시함으로써 트렌치 에칭의 손상 제거를 5분간 정도 실시한다. 이에 따라, 라운드 처리가 이루어지고, 트렌치(6)의 개구 모서리부나 저부의 코너부 및 측면의 볼록부 등이 둥글게 된다. 또, 이때 에칭된 가스가 트렌치(6)의 내벽면에 재부착됨으로써 SiC층(7)이 에피택셜 성장한다. 이 SiC층(7)에는 에칭에 이용하는 반응로 내에 잔류한 질소가 n형 불순물로서 받아들여지는데, 동시에 TMA에 포함되는 알루미늄이 p형 불순물로서 받아들여진다. 이 때문에, 질소와 알루미늄의 농도에 기초하여 SiC층(7)이 n형으로 되는지 p형으로 되는지가 결정된다.
이에 기초하여 본 실시 형태에서는 TMA의 혼입량을 조정함으로써 질소의 농도, 즉, n형 불순물 농도보다도 알루미늄의 농도, 즉, p형 불순물 농도쪽이 높아지도록 함으로써 보상되어 SiC층(7)이 p형화되도록 하고 있다. 구체적으로는, 잔류하는 질소가 SiC층(7) 내에 받아들여졌을 때에 상정되는 n형 불순물 농도가 1×1016∼1×1017／㎤인 것에서, SiC층(7) 내의 p형 불순물 농도가 1×1017／㎤ 이상으로 되도록 TMA의 혼입량을 조정한다. 이에 따라, 수소 에칭으로 트렌치(6) 저부의 코너부에 p형의 SiC층(7)이 형성되도록 할 수 있다.
또, 이 수소 에칭에서의 열처리에 의하여 트렌치(6)의 내벽면에 있어서도, 트렌치 에칭 시에 형성된 트렌치(6) 측면의 요철에 의해 트렌치(6)의 측면에도 SiC층(13)이 형성될 수 있다. 이 SiC층(13)도 p형의 SiC층(7)과 동일하게 형성되기 때문에 p형의 SiC층(7)과 마찬가지로 p형 불순물 농도가 1×1017／㎤ 이상인 p형으로 된다. 이와 같은 p형의 SiC층(13)이 형성되는 경우에는, 이 SiC층(13)이 연결부로서 기능하고, SiC층(13)에 의하여 부분적으로 p형의 SiC층(7)이 p형 베이스 영역(3)에 연결됨으로써, p형의 SiC층(7)이 플로팅 상태로는 되지 않고, p형 베이스 영역(3)과 동일 전위로 고정되게 된다. 또한, SiC층(13)이 n형은 아니고 p형으로 되기 때문에 채널 패스로 되어 드레인 리크 전류를 증대시키는 일도 없다.
이와 같이, 본 공정에서 실시하는 수소 에칭에서는 1600℃ 이상이라는 높은 온도에서 열처리를 실시하고 있다. 이 때문에, 트렌치(6)의 개구 모서리부나 저부의 코너부 및 측면의 볼록부가 효과적으로 에칭된다. 이에 따라, 트렌치(6)의 오목한 장소, 즉, 저부의 코너부나 측면의 오목부에 p형의 SiC층(7, 13)이 에피택셜 성장하는 것과 함께, 평면은 평탄화되고, 각부는 둥글게 된 형상으로 된다. 또, 트렌치(6) 측면의 요철이 저감되기 때문에 채널 이동도가 향상되는 것과 함께, 트렌치(6)의 코너부에서 게이트 절연막(8)이 얇아지는 것을 억제할 수 있고, 게이트 절연막(8)의 수명 향상을 꾀할 수 있어서, 신뢰성을 향상시킬 수 있다.
또한, 이와 같은 높은 온도로 수소 에칭을 실시하고 있기 때문에 n＋형 소스 영역(4)이나 p＋형 콘택트층(5)과 같이 이온 주입에 의하여 구성하는 부분의 활성화 어닐링을 겸하여 동시에 실시할 수도 있다. 이와 같이 하면, 활성화 어닐링, 즉, 이온 주입에 의한 손상 회복을 위해서만의 공정을 생략할 수 있어서, 제조 공정의 간략화를 도모하는 것이 가능하게 된다. 또, 이 경우에는, 트렌치 에칭 전에 열처리를 실시하지 않고 완료되기 때문에 열처리 시에 노출되는 스텝 번칭(step bunching)의 영향으로 발생하는 트렌치(6) 측면의 요철을 경감하는 것도 가능하게 된다.
[도 2(e)에 나타내는 공정]
열산화 등에 의한 게이트 절연막 형성 공정을 실시함으로써 트렌치(6) 내를 포함하는 기판 표면 전면에 게이트 절연막(8)을 형성한다. 구체적으로는, 웨트 분위기를 이용한 파일로제닉법(pyrogenic method)에 의한 게이트 산화(열산화)에 의해 게이트 절연막(8)을 형성한다. 이어서, 게이트 절연막(8)의 표면에 n형 불순물을 도핑한 폴리실리콘층을 예를 들면, 600℃의 온도 하에서 440㎚ 정도 성막한 후, 에치백 공정 등을 실시함으로써 트렌치(6) 내에 게이트 절연막(8) 및 게이트 전극(9)을 남긴다.
또, 층간 절연막(10)을 성막한 후, 층간 절연막(10)을 패터닝하여 n＋형 소스 영역(4)이나 p＋형 콘택트층(5)에 연결되는 콘택트 홀을 형성하는 것과 함께, 게이트 전극(9)에 연결되는 콘택트 홀을 별도의 단면으로 형성한다. 이어서, 콘택트 홀 내를 매립하도록 전극 재료를 성막한 후, 이것을 패터닝하는 것으로 소스 전극(11)이나 게이트 배선을 형성한다.
그 후, 도시하지 않지만, n＋형 기판(1)의 이면측에 드레인 전극(12)을 형성하는 것으로 도 1에 나타낸 MOSFET가 완성된다.
이상 설명한 바와 같이, 본 실시 형태의 SiC 반도체 장치에 따르면, 트렌치(6) 저부의 코너부에 p형의 SiC층(7)이 형성되도록 하고 있다. 이 때문에, MOSFET의 오프 시에 드레인―게이트 간에 전계가 걸렸다고 해도 p형의 SiC층(7)과 n＋형 드리프트층(2)의 PN접합부에서의 공핍층이 n－형 드리프트층(2)측으로 크게 신장됨으로써 드레인 전압의 영향에 의한 고전압이 게이트 절연막(8)에 들어가기 어려워진다. 이에 따라, 게이트 절연막(8) 내에서의 전계 집중, 특히, 게이트 절연막(8) 중의 트렌치(6)의 저부에서의 전계 집중을 완화하는 것이 가능하게 되어, 게이트 절연막(8)이 파괴되는 것을 방지하는 것이 가능하게 된다.
이와 같은 트렌치 게이트 구조의 MOSFET에서는 p형의 SiC층(7)이 플로팅 상태로 되는 일도 있지만, p형의 SiC층(7)은 트렌치(6) 저부의 코너부에만 형성되어 있어서, 트렌치(6)의 저부 전역에 형성되어 있는 구조와 비교하여 형성 범위가 좁다. 이 때문에, 스위칭 특성의 악화도 비교적 작아져서, 스위칭 특성의 악화를 억제하는 것이 가능하게 된다. 특히, 트렌치(6)의 측면에 p형의 SiC층(13)이 형성되는 경우에는, 이 p형의 SiC층(13)을 통하여 p형의 SiC층(7)이 p형 베이스 영역(3)과 동일 전위로 된다. 이 때문에, p형의 SiC층(7)이 플로팅 상태로 되지 않도록 할 수 있어서, 스위칭 특성의 악화를 보다 억제하는 것이 가능하게 된다.
또한, p형의 SiC층(13)이 형성되는 경우, 이 SiC층(13)의 영향으로 MOSFET의 한계값 전압이 저하할 가능성이 있다. 이 때문에, SiC층(13)의 p형 불순물 농도가 p형 베이스 영역(3)의 p형 불순물 농도보다도 높아지도록 하면 바람직하다. 이와 같이 하면, 부분적으로 한계값 전압 저하가 발생함으로써 서브 슈레드(sub-shred) 특성이 악화하여 온／오프 전류비가 악화한다는 문제가 발생하는 것을 방지할 수 있다.
(제 2 실시 형태)
본 개시의 제 2 실시 형태에 대하여 설명한다. 본 실시형태는 제 1 실시 형태에 대하여 트렌치(6)의 형상을 변경한 것이고, 그 밖에 관해서는, 제 1 실시 형태와 동일하기 때문에 제 1 실시 형태와 다른 부분에 대해서만 설명한다.
도 3에 나타낸 바와같이, 본 실시 형태에서는 트렌치(6)를 삼각형상, 즉, 저부가 평면이 아니라 뾰족한 끝이 가는 형상으로 되도록 하고 있다. 그리고 트렌치(6) 저부의 코너부, 본 실시 형태의 경우에는 트렌치(6)의 선단부에 단면 형상이 삼각 라운드 형상(라운드진 변을 갖는 삼각형상)으로 된 p형의 SiC층(7)이 형성된 구조로 하고 있다. 이와 같은 구조로 되어도 트렌치(6) 저부의 코너부에 형성된 p형의 SiC층(7)의 존재에 의해 MOSFET의 오프 시에 트렌치의 저부에서의 전계 집중을 완화하는 것이 가능하게 되어, 게이트 절연막(8)이 파괴되는 것을 방지하는 것이 가능하게 된다.
또, 트렌치(6) 저부의 전역에 p형의 SiC층(7)이 형성된 구조로 되는데, 트렌치(6)의 저부 자체가 평면은 아니고, 뾰족한 형상으로 되기 때문에, p형의 SiC층(7)의 형성 범위는 좁다. 이 때문에, 스위칭 특성의 악화도 비교적 작아져서, 스위칭 특성의 악화를 억제하는 것이 가능하게 된다.
또한, 도 4(a)∼(e)에 나타낸 바와같이, 본 실시 형태의 MOSFET의 제조 방법에 대해서도 제 1 실시 형태의 MOSFET와 대략 동일한 제조 방법으로 되지만, 트렌치(6)를 형성할 때의 트렌치 에칭 조건이 변경된다. 예를 들면, 트렌치(6)의 폭을 좁게 하고, 트렌치(6)의 선단이 뾰족한 형상으로 되도록 하고 있다. 이와 같은 구조로 하는 경우에도 도 4(d)에 나타낸 바와같이, 트렌치(6)의 측면에 p형의 SiC층(13)이 형성될 수 있다. 이 p형의 SiC층(13)이 형성됨으로써 p형의 SiC층(7)이 플로팅 상태로 되지 않게 되기 때문에 스위칭 특성의 악화를 보다 억제하는 것이 가능하게 된다.
(다른 실시 형태)
상기 각 실시 형태에서는 p형의 SiC층(7, 13)을 형성하기 위해, 수소 에칭 시에 p형 도펀트 가스로서 TMA를 혼입하도록 했지만, 다른 p형 도펀트 가스를 혼입해도 좋다. 예를 들면, B2H6(디보란(diborane)) 등을 p형 도펀트 가스로서 이용해도 좋다. TMA를 사용하는 경우, 독가스가 아니기 때문에 취급하기 쉽고, 증기압은 낮지만, 저농도이면 수소와 TMA가 혼입한 가스로서 사용할 수 있다는 효과가 있다. 이에 대하여, B2H6를 사용하는 경우, 상온에서 기체이기 때문에 TMA를 사용하는 경우에 일반적으로 사용하는 버블링 장치가 불필요해진다는 효과가 있다. 이들 어느 쪽의 효과를 우선하는지, 또는 p형 불순물로서 보론과 알루미늄의 어느 쪽을 이용하고 싶은지 등에 의해 p형 도펀트 가스를 적절히 선택하면 좋다.
또, 상기 각 실시 형태에서는 n－형 드리프트층(2)의 표층부에 p형 불순물을 이온 주입함으로써 p형 베이스 영역(3)을 형성하고, p형 베이스 영역(3)의 표층부에 n형 불순물을 이온 주입함으로써 n＋형 소스 영역(4)을 형성했다. 이에 대하여, n－형 드리프트층(2)의 표면에 에피택셜 성장에 의하여 p형 베이스 영역(3)을 형성하거나, p형 베이스 영역(3)의 표면에 에피택셜 성장에 의하여 n＋형 소스 영역(4)을 형성해도 좋다. 또, 처음부터 n＋형 기판(1)의 표면에 n－형 드리프트층(2)과 p형 베이스 영역(3) 및 n＋형 소스 영역(4)을 에피택셜 성장시키는 트리플 에피택셜 기판을 반도체 기판으로서 이용해도 좋다.
또, 상기 각 실시 형태에서는 제 1 도전형을 n형, 제 2 도전형을 p형으로 한 n채널 타입의 MOSFET를 예로 들어서 설명했지만, 각 구성 요소의 도전형을 반전시킨 p채널 타입의 MOSFET에 대해서도 본 개시를 적용할 수 있다. 또, 상기 설명에서는 트렌치 게이트 구조의 MOSFET를 예로 들어서 설명했지만, 동일한 트렌치 게이트 구조의 IGBT에 대해서도 본 개시를 적용할 수 있다. IGBT는 상기 각 실시 형태에 대하여 기판(1)의 도전형을 n형으로부터 p형으로 변경하는 것뿐이고, 그 밖의 구조나 제조 방법에 관해서는 상기 각 실시 형태와 동일하다.
또, 상기 각 실시 형태에서는 본 개시를 적용한 경우의 일례에 대하여 설명했지만, 적절히 설계 변경 등을 실시할 수 있다. 예를 들면, 상기 각 실시 형태에서는 게이트 절연막(8)의 예로서 열산화에 의한 산화막을 들었지만, 열산화에 의하지 않는 산화막 또는 질화막 등을 포함하는 것이어도 상관없다. 또, 드레인 전극(12)의 형성 공정에 관해서도, 소스 전극(11)의 형성 전 등으로 해도 상관없다.
본 개시는 실시예에 준거하여 기술되었지만, 본 개시는 해당 실시예나 구조에 한정되는 것은 아니라고 이해된다. 본 개시는 여러 가지 변형예나 균등 범위 내의 변형도 포함한다. 덧붙여서, 여러 가지 조합이나 형태, 나아가서는 그들에 1요소만, 그 이상 또는 그 이하를 포함하는 다른 조합이나 형태도 본 개시의 범주나 사상 범위에 들어가는 것이다.

Claims (10)

  1. 탄화규소로 이루어진 제 1 또는 제 2 도전형의 기판(1)과,
    상기 기판의 위에 설치되어, 상기 기판보다도 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어진 드리프트층(2)과,
    상기 드리프트층의 위에 설치된 제 2 도전형의 탄화규소로 이루어진 베이스 영역(3)과,
    상기 베이스 영역의 위에 설치되어, 상기 드리프트층보다도 고불순물 농도로 된 제 1 도전형의 탄화규소로 이루어진 소스 영역(4)과,
    상기 베이스 영역에 접속되어, 상기 베이스 영역보다도 고불순물 농도로 된 제 2 도전형의 탄화규소로 이루어진 콘택트층(5)과,
    상기 소스 영역의 표면으로부터 상기 베이스 영역보다도 깊은 위치까지 연장되는 트렌치(6)와,
    상기 트렌치 저부의 코너부에 설치되어, 상기 트렌치의 깊이 방향으로 절단한 단면 형상이 삼각 라운드 형상으로 된 제 2 도전형의 탄화규소로 이루어진 제 2 도전형 층(7)과,
    상기 제 2 도전형 층 상에 있어서 상기 트렌치의 내벽면에 설치된 게이트 절연막(8) -상기 제 2 도전형 층(7)은 상기 게이트 절연막(8)과 접하는 부분이 라운드됨- 과,
    상기 트렌치 내에 있어서, 상기 게이트 절연막의 위에 설치된 게이트 전극(9)과,
    상기 소스 영역 및 상기 콘택트층을 통하여 상기 베이스 영역에 전기적으로 접속된 소스 전극(11)과,
    상기 기판의 이면측에 설치된 드레인 전극(12)을 구비하고,
    상기 게이트 전극으로의 인가 전압을 제어하는 것으로 상기 트렌치의 측면에 위치하는 상기 베이스 영역의 표면부에 반전형의 채널 영역을 형성하고, 상기 소스 영역 및 상기 드리프트층을 통하여 상기 소스 전극 및 상기 드레인 전극의 사이에 전류를 흘리는 반전형의 트렌치 게이트 구조의 반도체 스위칭 소자를 갖고 이루어지는
    탄화규소 반도체 장치.
  2. 제1항에 있어서,
    상기 트렌치는 일방향을 세로 방향으로 하여 저부가 사전에 결정된 폭을 가지며,
    상기 제 2 도전형 층은 상기 트렌치의 폭방향 양측의 코너부 각각에 설치되어, 폭방향에 있어서 서로 이격되어 배치되어 있는
    탄화규소 반도체 장치.
  3. 제1항에 있어서,
    상기 트렌치는 일방향을 세로 방향으로 하여 저부가 뾰족한 끝이 가는 삼각형상이고,
    상기 제 2 도전형 층은 상기 트렌치의 선단에 설치되어 있는
    탄화규소 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 트렌치 측면의 적어도 일부에 제 2 도전형의 탄화규소로 이루어진 연결층(13)이 구비되고, 상기 연결층에 의하여 상기 베이스 영역과 상기 제 2 도전형 층이 연결되는
    탄화규소 반도체 장치.
  5. 제4항에 있어서,
    상기 제 2 도전형 층과 상기 연결층의 불순물 농도가 같고, 1×1017／㎤ 이상으로 되어 있는
    탄화규소 반도체 장치.
  6. 제4항에 있어서,
    상기 연결층의 불순물 농도가 상기 베이스 영역의 불순물 농도보다도 높게 되어 있는
    탄화규소 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 기재된 탄화규소 반도체 장치의 제조 방법으로서,
    상기 소스 영역의 표면으로부터 상기 베이스 영역보다도 깊게까지 형성되도록 상기 트렌치를 형성하는 트렌치 에칭 공정과,
    상기 트렌치 에칭 공정 후에, 제 2 도전형 도펀트 가스를 혼입한 수소 분위기에 의한 열처리를 실시함으로써 상기 트렌치의 내벽면을 수소 에칭하는 것과 함께, 상기 제 2 도전형 도펀트 가스가 받아들여진 에피택셜 성장에 의하여 상기 트렌치 저부의 코너부에 제 2 도전형 층을 형성하는 공정을 포함하는
    탄화규소 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 콘택트층을 포함하는 이온 주입층을 활성화하는 활성화 어닐링 공정을 포함하고,
    상기 수소 에칭을 실시하기 위한 열처리에 의하여 상기 활성화 어닐링 공정을 동시에 실시하는
    탄화규소 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제 2 도전형 도펀트 가스로서 TMA를 이용하는
    탄화규소 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제 2 도전형 도펀트 가스로서 B2H6를 이용하는
    탄화규소 반도체 장치의 제조 방법.
KR1020147030021A 2012-04-19 2013-04-17 탄화규소 반도체 장치 및 그 제조 방법 KR101613930B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012095517A JP5884617B2 (ja) 2012-04-19 2012-04-19 炭化珪素半導体装置およびその製造方法
JPJP-P-2012-095517 2012-04-19
PCT/JP2013/002594 WO2013157259A1 (ja) 2012-04-19 2013-04-17 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20140139090A KR20140139090A (ko) 2014-12-04
KR101613930B1 true KR101613930B1 (ko) 2016-04-20

Family

ID=49383229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147030021A KR101613930B1 (ko) 2012-04-19 2013-04-17 탄화규소 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US9673288B2 (ko)
JP (1) JP5884617B2 (ko)
KR (1) KR101613930B1 (ko)
CN (1) CN104247026B (ko)
DE (1) DE112013002125B4 (ko)
WO (1) WO2013157259A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6237408B2 (ja) 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2016002766A1 (ja) 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
CN104538290B (zh) * 2014-12-31 2018-01-30 中国科学院半导体研究所 一种h2微刻蚀进行碳化硅离子激活的方法
JP6485299B2 (ja) * 2015-06-05 2019-03-20 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
DE112016004086T5 (de) 2015-09-09 2018-06-14 Sumitomo Electric Industries, Ltd. Halbleiterbauelement
US9773777B2 (en) * 2016-01-08 2017-09-26 Texas Instruments Incorporated Low dynamic resistance low capacitance diodes
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6485383B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置およびその製造方法
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106876470A (zh) * 2017-03-23 2017-06-20 深圳基本半导体有限公司 一种沟槽栅金属氧化物场效应晶体管及其制造方法
KR102311797B1 (ko) * 2017-07-10 2021-10-08 한국전기연구원 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법
CN107658260A (zh) * 2017-08-08 2018-02-02 全球能源互联网研究院有限公司 在基板上形成绝缘沟槽的方法及半导体器件
CN107658340B (zh) * 2017-09-02 2019-05-21 西安交通大学 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法
KR102365375B1 (ko) * 2017-09-26 2022-02-18 한국전기연구원 둥근 트렌치 코너를 갖는 트렌치 게이트형 모스펫 제조방법
JP6750590B2 (ja) * 2017-09-27 2020-09-02 株式会社デンソー 炭化珪素半導体装置
TWI729538B (zh) * 2018-11-21 2021-06-01 大陸商上海瀚薪科技有限公司 一種整合箝制電壓箝位電路的碳化矽半導體元件
JP2020096080A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置の製造方法
JP7331783B2 (ja) * 2020-05-29 2023-08-23 豊田合成株式会社 半導体装置の製造方法
CN113964196B (zh) * 2021-10-20 2023-01-20 重庆平创半导体研究院有限责任公司 一种耗尽型功率半导体结构、串联结构和加工工艺
CN115425089A (zh) * 2022-11-07 2022-12-02 广东芯聚能半导体有限公司 半导体结构及其制备方法
CN116190432B (zh) * 2023-04-20 2023-07-25 湖北九峰山实验室 SiC功率器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090289264A1 (en) * 2008-05-20 2009-11-26 Denso Corporation Silicon carbide semiconductor device and method of manufacturing the same
US20110254010A1 (en) * 2010-04-16 2011-10-20 Cree, Inc. Wide Band-Gap MOSFETs Having a Heterojunction Under Gate Trenches Thereof and Related Methods of Forming Such Devices

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2753155B2 (ja) * 1990-06-13 1998-05-18 株式会社東芝 縦型ｍｏｓトランジスタとその製造方法
US6031265A (en) 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
JPH11233391A (ja) 1998-02-12 1999-08-27 Nippon Telegr & Teleph Corp <Ntt> 結晶基板とそれを用いた半導体装置およびその製法
JP4738562B2 (ja) 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP3800047B2 (ja) 2001-07-18 2006-07-19 日産自動車株式会社 電界効果トランジスタ
EP1671374B1 (en) 2003-10-08 2018-05-09 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4487656B2 (ja) * 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP4404709B2 (ja) 2004-07-12 2010-01-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2006351744A (ja) 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP5017865B2 (ja) 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
JP4453671B2 (ja) 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US20080038890A1 (en) 2006-08-10 2008-02-14 General Electric Company Method for improved trench protection in vertical umosfet devices
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5206107B2 (ja) 2007-09-06 2013-06-12 トヨタ自動車株式会社 半導体装置
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
JP4877286B2 (ja) 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5621340B2 (ja) 2010-06-16 2014-11-12 株式会社デンソー 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5500002B2 (ja) * 2010-08-31 2014-05-21 株式会社デンソー 炭化珪素半導体装置の製造方法
DE112011103675T5 (de) * 2010-11-04 2013-10-02 Sumitomo Electric Industries, Ltd. Halbleitervorrichtung und Herstellungsverfahren hierfür
JP5790573B2 (ja) * 2012-04-03 2015-10-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090289264A1 (en) * 2008-05-20 2009-11-26 Denso Corporation Silicon carbide semiconductor device and method of manufacturing the same
US20110254010A1 (en) * 2010-04-16 2011-10-20 Cree, Inc. Wide Band-Gap MOSFETs Having a Heterojunction Under Gate Trenches Thereof and Related Methods of Forming Such Devices

Also Published As

Publication number Publication date
US20150048382A1 (en) 2015-02-19
US9673288B2 (en) 2017-06-06
CN104247026B (zh) 2017-02-22
KR20140139090A (ko) 2014-12-04
WO2013157259A1 (ja) 2013-10-24
DE112013002125B4 (de) 2016-12-15
JP2013222932A (ja) 2013-10-28
DE112013002125T5 (de) 2014-12-31
CN104247026A (zh) 2014-12-24
JP5884617B2 (ja) 2016-03-15

Similar Documents

Publication Publication Date Title
KR101613930B1 (ko) 탄화규소 반도체 장치 및 그 제조 방법
US8748977B2 (en) Semiconductor device and method for producing same
JP6667893B2 (ja) 半導体装置および半導体装置の製造方法
JP5776610B2 (ja) 炭化珪素半導体装置およびその製造方法
US9627520B2 (en) MOS transistor having a cell array edge zone arranged partially below and having an interface with a trench in an edge region of the cell array
JP4640436B2 (ja) 炭化珪素半導体装置の製造方法
JP4744958B2 (ja) 半導体素子及びその製造方法
US8564060B2 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
JP7140148B2 (ja) 炭化珪素半導体装置およびその製造方法
US20170133466A1 (en) Silicon carbide semiconductor device and method for manufacturing the same
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
US9006748B2 (en) Semiconductor device and method for manufacturing same
CN105264667A (zh) 碳化硅半导体装置及其制造方法
CN102770960A (zh) 半导体器件及其制造方法
JP6937326B2 (ja) 短チャネルトレンチ型パワーｍｏｓｆｅｔ
WO2014024469A1 (ja) 炭化珪素半導体装置およびその製造方法
US11961904B2 (en) Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
CN111149213A (zh) 碳化硅半导体装置及其制造方法
KR20110061641A (ko) 탄화규소 반도체 장치
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
US9825125B2 (en) Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
JP4948784B2 (ja) 半導体装置及びその製造方法
JP6648852B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR20150073219A (ko) 탄화 규소 반도체장치 및 그 제조방법
US20210043735A1 (en) Short channel trench power mosfet and method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right