JP2753155B2 - 縦型ｍｏｓトランジスタとその製造方法 - Google Patents
縦型ｍｏｓトランジスタとその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳトランジスタ
とその製造方法に関し、特に、オン抵抗を下げると共に
ゲート電極のコーナーでの耐圧を上げることのできる縦
型ＭＯＳトランジスタとその製造方法に関するものであ
る。
とその製造方法に関し、特に、オン抵抗を下げると共に
ゲート電極のコーナーでの耐圧を上げることのできる縦
型ＭＯＳトランジスタとその製造方法に関するものであ
る。
【０００２】
【従来の技術】縦型ＭＯＳトランジスタは、高い駆動能
力を備え、かつ基板上の占有面積が少なく高集積度が得
やすいという点で、今後とも期待できるデバイスの一つ
である。図１２に従来の縦型ＭＯＳトランジスタの一例
を示す。これは特開平１−１９２１７４号に記載されて
いるものである。
力を備え、かつ基板上の占有面積が少なく高集積度が得
やすいという点で、今後とも期待できるデバイスの一つ
である。図１２に従来の縦型ＭＯＳトランジスタの一例
を示す。これは特開平１−１９２１７４号に記載されて
いるものである。
【０００３】この従来の縦型ＭＯＳトランジスタは、ｎ
+ 型の半導体基板１０１上にエピタキシャル成長によっ
て形成されたｎ- 型の不純物半導体から成るドレイン領
域１０３と、上記ドレイン領域１０３内に設けられたＰ
型の不純物半導体から成るチャネル領域１０５と、上記
チャネル領域１０５の上方に形成されたｎ+ 型の不純物
半導体から成るソース領域１０７と、上記ソース領域１
０７、チャネル領域１０５およびドレイン領域１０３を
貫いて形成されたトレンチ１２３内にゲート絶縁膜１０
９を介して設けられたゲート電極１１７と、上記ゲート
電極１１７上に絶縁膜１２１を介して設けられたソース
電極１１９とを有している。
+ 型の半導体基板１０１上にエピタキシャル成長によっ
て形成されたｎ- 型の不純物半導体から成るドレイン領
域１０３と、上記ドレイン領域１０３内に設けられたＰ
型の不純物半導体から成るチャネル領域１０５と、上記
チャネル領域１０５の上方に形成されたｎ+ 型の不純物
半導体から成るソース領域１０７と、上記ソース領域１
０７、チャネル領域１０５およびドレイン領域１０３を
貫いて形成されたトレンチ１２３内にゲート絶縁膜１０
９を介して設けられたゲート電極１１７と、上記ゲート
電極１１７上に絶縁膜１２１を介して設けられたソース
電極１１９とを有している。
【０００４】そして、上記トレンチ１２３内のゲート絶
縁膜１０９は、トレンチ１２３の底面で厚いゲート絶縁
膜１２９となっている。
縁膜１０９は、トレンチ１２３の底面で厚いゲート絶縁
膜１２９となっている。
【０００５】上記構成の縦型ＭＯＳトランジスタは、セ
ル密度すなわち集積度を上げてオン抵抗を小さくするた
めに有利である。ここで、上記トレンチ１２３の底面で
ゲート絶縁膜が厚くなっているが、これは、トレンチの
深さと、オン抵抗および耐圧との関係による。すなわ
ち、トレンチ深さを深くするとオン抵抗は減少するが耐
圧は低下する。従って、オン抵抗を下げるためにトレン
チを深くした場合、耐圧が低下してしまい、その低下し
た耐圧を所定値（例えば６０Ｖ系を保証する値）まで向
上させるためトレンチ底面でのゲート絶縁膜１２９を厚
くしているものである。
ル密度すなわち集積度を上げてオン抵抗を小さくするた
めに有利である。ここで、上記トレンチ１２３の底面で
ゲート絶縁膜が厚くなっているが、これは、トレンチの
深さと、オン抵抗および耐圧との関係による。すなわ
ち、トレンチ深さを深くするとオン抵抗は減少するが耐
圧は低下する。従って、オン抵抗を下げるためにトレン
チを深くした場合、耐圧が低下してしまい、その低下し
た耐圧を所定値（例えば６０Ｖ系を保証する値）まで向
上させるためトレンチ底面でのゲート絶縁膜１２９を厚
くしているものである。
【０００６】この従来の縦型ＭＯＳトランジスタの製造
方法は、図１３に示す如くに行われる。先ず、ソース領
域１０７、チャネル領域１０５およびドレイン領域１０
３を貫いて形成されたトレンチ１２３の表面に酸化膜１
２５と窒化膜１２７を形成し、窒化膜１２７はトレンチ
１２３の側面のみを残して除去する（図１３Ａ）。次ぎ
に、全体の熱酸化を行いトレンチ１２３の底部の酸化膜
を厚くし、トレンチ１２３の底面で厚いゲート絶縁膜１
２９（LOCOS)を得る（図１３Ｂ）。その上で、ポリシリ
コンを埋め込みゲート電極１１７を形成し、ソース電極
１１９等の必要な配線を行う（図１３Ｃ）。上述した縦
型ＭＯＳトランジスタの構成は、前述した如くに耐圧を
向上させるべくトレンチ１２３の底面において厚いゲー
ト酸化膜１２９を得ているためゲート電極の一部に電界
が集中することを防止するのに有利である。すなわち、
ゲート絶縁膜が底部でも薄いと、図１４に示した等電界
面から分かる様に、ゲート電極１１７のコーナーすなわ
ち、トレンチ１２３のコーナーで電界が集中して耐圧が
低下してしまうのである。図１２に示した従来例は、上
述したトレンチのコーナーでの電界集中を防止する様に
したものであるが、以下に述べる如きの欠点があった。
方法は、図１３に示す如くに行われる。先ず、ソース領
域１０７、チャネル領域１０５およびドレイン領域１０
３を貫いて形成されたトレンチ１２３の表面に酸化膜１
２５と窒化膜１２７を形成し、窒化膜１２７はトレンチ
１２３の側面のみを残して除去する（図１３Ａ）。次ぎ
に、全体の熱酸化を行いトレンチ１２３の底部の酸化膜
を厚くし、トレンチ１２３の底面で厚いゲート絶縁膜１
２９（LOCOS)を得る（図１３Ｂ）。その上で、ポリシリ
コンを埋め込みゲート電極１１７を形成し、ソース電極
１１９等の必要な配線を行う（図１３Ｃ）。上述した縦
型ＭＯＳトランジスタの構成は、前述した如くに耐圧を
向上させるべくトレンチ１２３の底面において厚いゲー
ト酸化膜１２９を得ているためゲート電極の一部に電界
が集中することを防止するのに有利である。すなわち、
ゲート絶縁膜が底部でも薄いと、図１４に示した等電界
面から分かる様に、ゲート電極１１７のコーナーすなわ
ち、トレンチ１２３のコーナーで電界が集中して耐圧が
低下してしまうのである。図１２に示した従来例は、上
述したトレンチのコーナーでの電界集中を防止する様に
したものであるが、以下に述べる如きの欠点があった。
【０００７】
【発明が解決しようとする課題】すなわち、図１７に拡
大して示す如くに、熱酸化によってトレンチ１２３の底
面の酸化膜を厚くする工程（図１３Ｂ）で、トレンチ１
２３のコーナーにおける酸化膜１３１がバーズピーク構
造となるが、この時、前記トレンチ１２３の側面の窒化
膜１２７を押し上げ、トレンチコーナーにおける酸化膜
１３１に応力が加わり、転移を起こし、上記コーナー部
において電気的パスが起こり易くなり、耐圧が下ってし
まうという問題があった。すなわち、上記トレンチ１２
３のコーナーでの電界の集中という問題が依然として残
っているものであった。
大して示す如くに、熱酸化によってトレンチ１２３の底
面の酸化膜を厚くする工程（図１３Ｂ）で、トレンチ１
２３のコーナーにおける酸化膜１３１がバーズピーク構
造となるが、この時、前記トレンチ１２３の側面の窒化
膜１２７を押し上げ、トレンチコーナーにおける酸化膜
１３１に応力が加わり、転移を起こし、上記コーナー部
において電気的パスが起こり易くなり、耐圧が下ってし
まうという問題があった。すなわち、上記トレンチ１２
３のコーナーでの電界の集中という問題が依然として残
っているものであった。
【０００８】また、従来技術では、窒化膜１２７をトレ
ンチ側面のみに形成しなければならず、引用例の製造法
の場合、これはＲＩＥによって水平面に形成された膜を
除去することで、側面の膜のみを残すことになっている
が、この方法は実際上極めて困難である。というのは、
ＲＩＥの選択性はさほど高くないうえに、トレンチ側面
が正確に垂直にはなっていないため、特別な工夫なしに
は、トレンチ側面の窒化膜もエッチングされてしまうも
のであった。従って、その製造において歩留まりが低下
したり、出来上がったＭＯＳトランジスタの信頼性が低
下したりするものであった。
ンチ側面のみに形成しなければならず、引用例の製造法
の場合、これはＲＩＥによって水平面に形成された膜を
除去することで、側面の膜のみを残すことになっている
が、この方法は実際上極めて困難である。というのは、
ＲＩＥの選択性はさほど高くないうえに、トレンチ側面
が正確に垂直にはなっていないため、特別な工夫なしに
は、トレンチ側面の窒化膜もエッチングされてしまうも
のであった。従って、その製造において歩留まりが低下
したり、出来上がったＭＯＳトランジスタの信頼性が低
下したりするものであった。
【０００９】また、トレンチ側面が傾斜した構造となっ
ているＶ型トレンチにはトレンチ側面の窒化膜が完全に
エッチングされてしまうため適用できない等の不都合が
あった。
ているＶ型トレンチにはトレンチ側面の窒化膜が完全に
エッチングされてしまうため適用できない等の不都合が
あった。
【００１０】本発明は、上述の如き問題点を解決するた
めになされたもので、その目的は十分な耐圧を得ると共
に、オン抵抗を下げることができる縦型ＭＯＳトランジ
スタとその製造方法を提供することである。
めになされたもので、その目的は十分な耐圧を得ると共
に、オン抵抗を下げることができる縦型ＭＯＳトランジ
スタとその製造方法を提供することである。
【００１１】本発明の他の目的は、トレンチのコーナー
における電界の集中を防止することができる縦型ＭＯＳ
トランジスタとその製造方法を提供することである本発
明のさらに他の目的は、高い歩留まりで信頼性の高い縦
型ＭＯＳトランジスタを製造することができる製造方法
を提供することである。
における電界の集中を防止することができる縦型ＭＯＳ
トランジスタとその製造方法を提供することである本発
明のさらに他の目的は、高い歩留まりで信頼性の高い縦
型ＭＯＳトランジスタを製造することができる製造方法
を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成する為
に、本発明の第１の特徴は、縦型ＭＯＳトランジスタに
して、半導体基板と、前記半導体基板の表面に設けられ
た第１の不純物領域と、前記第１の不純物領域の下方に
形成され、これとは反対の導電型をもった第２の不純物
領域と、前記半導体基板の表面から前記第１および第２
の不純物領域を貫いて、少なくとも前記第２の不純物領
域の底部よりも深く形成されたトレンチと、前記トレン
チの底部に第１のゲート絶縁膜を介して形成され、後記
主ゲート電極とほぼ同電位となるフローティングゲート
電極と、前記フローティングゲート電極の上部にキャパ
シタンス用絶縁膜を介して形成され、前記第１および第
２の不純物領域に第２のゲート絶縁膜を挟んで隣接する
主ゲート電極と、を具備し、上記第１のゲート絶縁膜が
上記第２のゲート絶縁膜より厚く構成されていることで
ある。
に、本発明の第１の特徴は、縦型ＭＯＳトランジスタに
して、半導体基板と、前記半導体基板の表面に設けられ
た第１の不純物領域と、前記第１の不純物領域の下方に
形成され、これとは反対の導電型をもった第２の不純物
領域と、前記半導体基板の表面から前記第１および第２
の不純物領域を貫いて、少なくとも前記第２の不純物領
域の底部よりも深く形成されたトレンチと、前記トレン
チの底部に第１のゲート絶縁膜を介して形成され、後記
主ゲート電極とほぼ同電位となるフローティングゲート
電極と、前記フローティングゲート電極の上部にキャパ
シタンス用絶縁膜を介して形成され、前記第１および第
２の不純物領域に第２のゲート絶縁膜を挟んで隣接する
主ゲート電極と、を具備し、上記第１のゲート絶縁膜が
上記第２のゲート絶縁膜より厚く構成されていることで
ある。
【００１３】本発明の第２の特徴は、縦型ＭＯＳトラン
ジスタの製造方法にして、半導体基板の表面に第１の不
純物領域と、この第１の不純物領域の下方に位置しこれ
とは反対の導電型をもった第２の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第１および第
２の不純物領域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く延びたトレンチを形成する工程
と、上記トレンチ内に比較的厚い第１の絶縁膜を形成
し、その第１の絶縁膜の形成されたトレンチ内に導電性
物質を埋め込み、上記トレンチ内において、上記埋め込
まれた導電性物質の前もって決められた第１の位置より
も上部および第１の絶縁膜の前もって決められた第２の
位置よりも上部を除去することによって、比較的厚い第
１のゲート絶縁膜および第１のゲート電極を形成する工
程と、上記トレンチ内の第１のゲート電極の上部および
トレンチの上側部に上記比較的厚い第１のゲート絶縁膜
よりも薄い第２の絶縁膜を形成し、その第２の絶縁膜の
上部に導電性物質を形成することによって、比較的薄い
第２のゲート絶縁膜および第２のゲート電極を形成する
工程とを具備することである。
ジスタの製造方法にして、半導体基板の表面に第１の不
純物領域と、この第１の不純物領域の下方に位置しこれ
とは反対の導電型をもった第２の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第１および第
２の不純物領域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く延びたトレンチを形成する工程
と、上記トレンチ内に比較的厚い第１の絶縁膜を形成
し、その第１の絶縁膜の形成されたトレンチ内に導電性
物質を埋め込み、上記トレンチ内において、上記埋め込
まれた導電性物質の前もって決められた第１の位置より
も上部および第１の絶縁膜の前もって決められた第２の
位置よりも上部を除去することによって、比較的厚い第
１のゲート絶縁膜および第１のゲート電極を形成する工
程と、上記トレンチ内の第１のゲート電極の上部および
トレンチの上側部に上記比較的厚い第１のゲート絶縁膜
よりも薄い第２の絶縁膜を形成し、その第２の絶縁膜の
上部に導電性物質を形成することによって、比較的薄い
第２のゲート絶縁膜および第２のゲート電極を形成する
工程とを具備することである。
【００１４】
【００１５】ここで、前記トレンチは、前記半導体基板
に達するまでの深さで形成することも可能であり、それ
により、ＵＭＯＳＦＥＴにおいて優れたオン抵抗および
耐圧を得ることができる。
に達するまでの深さで形成することも可能であり、それ
により、ＵＭＯＳＦＥＴにおいて優れたオン抵抗および
耐圧を得ることができる。
【００１６】また、第１のゲート電極（フローティング
ゲート電極）と第２のゲート電極（主ゲート電極）とを
メタル配線により電気的に接続することも可能であり、
それにより、第１のゲート電極（フローティングゲート
電極）と第２のゲート電極（主ゲート電極）を確実に同
電位とすることができる。
ゲート電極）と第２のゲート電極（主ゲート電極）とを
メタル配線により電気的に接続することも可能であり、
それにより、第１のゲート電極（フローティングゲート
電極）と第２のゲート電極（主ゲート電極）を確実に同
電位とすることができる。
【００１７】
【作用】上記構成によれば、ゲート電極を、電位がほぼ
同じとなる、第１のゲート電極（フローティングゲート
電極）と第２のゲート電極（主ゲート電極）とから構成
し、それにより、ＬＯＣＯＳ分離技術を用いることな
く、ゲート絶縁膜が上記トレンチの底面とそれに連続し
た側面の一部とにおいて厚くなっている構成としたた
め、特にトレンチのコーナーでの耐圧が著しく向上し、
トレンチ深さを深くしてオン抵抗を下げても、電界の集
中という問題が防止でき、パンチスルー等も防止できる
ものである。
同じとなる、第１のゲート電極（フローティングゲート
電極）と第２のゲート電極（主ゲート電極）とから構成
し、それにより、ＬＯＣＯＳ分離技術を用いることな
く、ゲート絶縁膜が上記トレンチの底面とそれに連続し
た側面の一部とにおいて厚くなっている構成としたた
め、特にトレンチのコーナーでの耐圧が著しく向上し、
トレンチ深さを深くしてオン抵抗を下げても、電界の集
中という問題が防止でき、パンチスルー等も防止できる
ものである。
【００１８】これは、特に、６０Ｖ系品種のパワーＭＯ
Ｓ低耐圧品に適用する場合に有効となる。
Ｓ低耐圧品に適用する場合に有効となる。
【００１９】
【実施例】図１に、本発明に従う縦型ＭＯＳトランジス
タの一実施例の断面図を示す。このトランジスタはｎ+
型単結晶シリコン基板１と、この半導体基板上にエピタ
キッシャル成長したｎ- 型の不純物半導体からなるドレ
イン領域３と、この不純物半導体領域３内に設けられた
ｐ型の不純物半導体からなる深さ方向の厚みが１．５ミ
クロンのチャネル領域５と、その上方に形成されたｎ+
型の不純物半導体からなる深さ方向の厚みが０．５ミク
ロンのソース領域７と、これらを貫いて形成されたトレ
ンチ２３と、このトレンチ２３内部に比較的厚い第１の
ゲート絶縁膜９を介して上記ソース領域７の上部にまで
伸びる様に形成されたフローティングゲート電極すなわ
ち第１のゲート電極１１と、このフローティングゲート
電極１１およびフローティングゲート電極１１の約上半
分とトレンチ２３の側壁との間においてキャパシタンス
用絶縁膜１３を介して形成され、前記チャネル領域５と
ソース領域７に比較的薄い第２のゲート絶縁膜１５によ
って絶縁されて隣接する主ゲート電極すなわち第２のゲ
ート電極１７とからなっている。ここで、第１のゲート
絶縁膜９の厚みは０．５〜１．５ミクロン、例えば０．
８ミクロンであり、第２のゲート絶縁膜１５の厚みはこ
れよりもずっと薄く３００〜１０００オングストロー
ム、例えば５００オングストロームに選ばれている。一
般には、第１のゲート絶縁膜９は第２のゲート絶縁膜１
５より、１０倍以上又は２０００オングストローム以上
厚くするのが好ましい。また、ここで、上記第１のゲー
ト絶縁膜９の上端はドレイン領域３の内部にあって前記
第１のゲート電極１１の下端から上方へ所定距離Ｘおい
た位置となっている。この場合、所定距離Ｘは３μｍと
なっている。
タの一実施例の断面図を示す。このトランジスタはｎ+
型単結晶シリコン基板１と、この半導体基板上にエピタ
キッシャル成長したｎ- 型の不純物半導体からなるドレ
イン領域３と、この不純物半導体領域３内に設けられた
ｐ型の不純物半導体からなる深さ方向の厚みが１．５ミ
クロンのチャネル領域５と、その上方に形成されたｎ+
型の不純物半導体からなる深さ方向の厚みが０．５ミク
ロンのソース領域７と、これらを貫いて形成されたトレ
ンチ２３と、このトレンチ２３内部に比較的厚い第１の
ゲート絶縁膜９を介して上記ソース領域７の上部にまで
伸びる様に形成されたフローティングゲート電極すなわ
ち第１のゲート電極１１と、このフローティングゲート
電極１１およびフローティングゲート電極１１の約上半
分とトレンチ２３の側壁との間においてキャパシタンス
用絶縁膜１３を介して形成され、前記チャネル領域５と
ソース領域７に比較的薄い第２のゲート絶縁膜１５によ
って絶縁されて隣接する主ゲート電極すなわち第２のゲ
ート電極１７とからなっている。ここで、第１のゲート
絶縁膜９の厚みは０．５〜１．５ミクロン、例えば０．
８ミクロンであり、第２のゲート絶縁膜１５の厚みはこ
れよりもずっと薄く３００〜１０００オングストロー
ム、例えば５００オングストロームに選ばれている。一
般には、第１のゲート絶縁膜９は第２のゲート絶縁膜１
５より、１０倍以上又は２０００オングストローム以上
厚くするのが好ましい。また、ここで、上記第１のゲー
ト絶縁膜９の上端はドレイン領域３の内部にあって前記
第１のゲート電極１１の下端から上方へ所定距離Ｘおい
た位置となっている。この場合、所定距離Ｘは３μｍと
なっている。
【００２０】ソース領域７にはソース電極１９が、又主
ゲート電極１７にはゲート制御電極２１が接続される様
に形成されており、ゲート電極１７に正の制御電圧を加
えることによって、チャネルが形成されソース電極１９
と基板１が電気的に接続される。このトランジスタの等
価回路図を模式的に図２に示す。
ゲート電極１７にはゲート制御電極２１が接続される様
に形成されており、ゲート電極１７に正の制御電圧を加
えることによって、チャネルが形成されソース電極１９
と基板１が電気的に接続される。このトランジスタの等
価回路図を模式的に図２に示す。
【００２１】フローティングゲート電極１１は、ゲート
電極１７と基板１との間に、夫々キャパシタＣ1 ，Ｃ2
を介して接続されている。キャパシタＣ1 およびキャパ
シタＣ2 は、夫々第１のゲート絶縁膜９と第２のゲート
絶縁膜１５を横切って形成されるので、これらの厚みが
反映してＣ1 《Ｃ2 となっている。従って、フローティ
ングゲート電極１１の電位は主ゲート電位１７の電位に
近い値となり、このトランジスタの駆動に於いてはやは
りチャネルの形成に寄与する。
電極１７と基板１との間に、夫々キャパシタＣ1 ，Ｃ2
を介して接続されている。キャパシタＣ1 およびキャパ
シタＣ2 は、夫々第１のゲート絶縁膜９と第２のゲート
絶縁膜１５を横切って形成されるので、これらの厚みが
反映してＣ1 《Ｃ2 となっている。従って、フローティ
ングゲート電極１１の電位は主ゲート電位１７の電位に
近い値となり、このトランジスタの駆動に於いてはやは
りチャネルの形成に寄与する。
【００２２】そして、この実施例では、第１のゲート絶
縁膜９がトレンチ２３の底面およびそれに連続した側面
の一部で厚くなっているため、トレンチコーナーでの耐
圧が著しく向上する。
縁膜９がトレンチ２３の底面およびそれに連続した側面
の一部で厚くなっているため、トレンチコーナーでの耐
圧が著しく向上する。
【００２３】次に、図３Ａ〜図５Ｃを参照しつつ、この
トランジスタの製造工程を説明する。
トランジスタの製造工程を説明する。
【００２４】先ず、図３Ａに示したようにｎ+ 型単結晶
シリコン半導体基板１の表面にｎ- 型シリコン半導体層
３をエピタキッシャル成長させる。この層３内に、通常
の拡散技術を用いて、ｐ+ 型半導体領域５とｎ+ 型半導
体領域７を形成する。夫々深さ方向の厚みは０．５ミク
ロン、１．５ミクロンである。この二つの領域５，７を
貫いて、半導体層３内の一部に達するトレンチ２３をＲ
ＩＥ等の異方性エッチングを用いて幅２ミクロン、深さ
３．０ミクロンまで形成する（図３Ｂ）。次に、図３Ｃ
に示した様に、トレンチ２３の内部を含めて、熱酸化に
よって、厚い（約８０００オングストローム）酸化シリ
コン膜２５を形成する。次に、トレンチ２３の内部にＬ
Ｐ・ＣＶＤ法によりポリシリコン２７を埋め込み、エッ
チバックによってソース領域７の上端の位置までを残し
てその上部を除去する（図４Ａ）。これにより、第１の
ゲート電極すなわちフローティングゲート電極１１が形
成される。
シリコン半導体基板１の表面にｎ- 型シリコン半導体層
３をエピタキッシャル成長させる。この層３内に、通常
の拡散技術を用いて、ｐ+ 型半導体領域５とｎ+ 型半導
体領域７を形成する。夫々深さ方向の厚みは０．５ミク
ロン、１．５ミクロンである。この二つの領域５，７を
貫いて、半導体層３内の一部に達するトレンチ２３をＲ
ＩＥ等の異方性エッチングを用いて幅２ミクロン、深さ
３．０ミクロンまで形成する（図３Ｂ）。次に、図３Ｃ
に示した様に、トレンチ２３の内部を含めて、熱酸化に
よって、厚い（約８０００オングストローム）酸化シリ
コン膜２５を形成する。次に、トレンチ２３の内部にＬ
Ｐ・ＣＶＤ法によりポリシリコン２７を埋め込み、エッ
チバックによってソース領域７の上端の位置までを残し
てその上部を除去する（図４Ａ）。これにより、第１の
ゲート電極すなわちフローティングゲート電極１１が形
成される。
【００２５】次に、酸化シリコン膜２５を、ドレイン領
域３の内部の所定位置より下の部分を残してその上部を
除去する（図４Ｂ）。これにより、比較的に厚い第１の
ゲート絶縁膜（約８０００オングストローム）９が形成
される。これは、フッ化アンモニウムを用いたウエット
エッチングで行う。
域３の内部の所定位置より下の部分を残してその上部を
除去する（図４Ｂ）。これにより、比較的に厚い第１の
ゲート絶縁膜（約８０００オングストローム）９が形成
される。これは、フッ化アンモニウムを用いたウエット
エッチングで行う。
【００２６】次に、ポリシリコン１１の露出している部
分を含めトレンチ２３の内面と、ソース領域７の表面を
熱酸化して薄い酸化シリコン膜２９（約５００オングス
トローム）を形成する（図４Ｃ）。これにより、キャパ
シタンス用絶縁膜１３および薄い第２のゲート絶縁膜１
５（約５００オングストローム）が形成される。
分を含めトレンチ２３の内面と、ソース領域７の表面を
熱酸化して薄い酸化シリコン膜２９（約５００オングス
トローム）を形成する（図４Ｃ）。これにより、キャパ
シタンス用絶縁膜１３および薄い第２のゲート絶縁膜１
５（約５００オングストローム）が形成される。
【００２７】トレンチ２３の内部も含め、全体にポリシ
リコン膜３１をＬＰ・ＣＶＤで５０００オングストロー
ム形成し、表面を熱酸化し酸化シリコン膜３３を０．１
ミクロン形成する（図５Ａ）。この上に再度、ポリシリ
コン膜３５を１ミクロン形成し（図５Ｂ）、トレンチ内
の部分を除いてエッチングで除去する。この際、酸化シ
リコン膜３３の存在によって、ポリシリコン膜３１はそ
のまま残る。この酸化シリコン膜３３を従来のフォトリ
ソグラフィでパターニングして、これをマスクにポリシ
リコン膜３１をパターンニングする（図５Ｃ）。これに
より、第２のゲート電極１７が形成される。これに、従
来の方法にて、ゲート制御電極２１とソース電極１９を
形成して、トランジスタが完成する（図１）。
リコン膜３１をＬＰ・ＣＶＤで５０００オングストロー
ム形成し、表面を熱酸化し酸化シリコン膜３３を０．１
ミクロン形成する（図５Ａ）。この上に再度、ポリシリ
コン膜３５を１ミクロン形成し（図５Ｂ）、トレンチ内
の部分を除いてエッチングで除去する。この際、酸化シ
リコン膜３３の存在によって、ポリシリコン膜３１はそ
のまま残る。この酸化シリコン膜３３を従来のフォトリ
ソグラフィでパターニングして、これをマスクにポリシ
リコン膜３１をパターンニングする（図５Ｃ）。これに
より、第２のゲート電極１７が形成される。これに、従
来の方法にて、ゲート制御電極２１とソース電極１９を
形成して、トランジスタが完成する（図１）。
【００２８】なお、上記の説明は好ましい実施例につい
て行ったもので、当業者であれば夫々の対応例に応じて
一部を変えたり、追加することは容易に為しえることは
言うまでもない。例えば、上述した第１実施例の場合、
第１のゲート電極１１と第２のゲート電極１７との間に
キャパシタンスが形成されていたが、製造後に上記第１
のゲート電極と第２のゲート電極とを電気的に接続する
こともできる。すなわち、上記第１のゲート電極にコン
タクト電極を設け、メタル配線によって第２のゲート電
極と上記コンタクト電極とを接続することによって達成
できるものである。
て行ったもので、当業者であれば夫々の対応例に応じて
一部を変えたり、追加することは容易に為しえることは
言うまでもない。例えば、上述した第１実施例の場合、
第１のゲート電極１１と第２のゲート電極１７との間に
キャパシタンスが形成されていたが、製造後に上記第１
のゲート電極と第２のゲート電極とを電気的に接続する
こともできる。すなわち、上記第１のゲート電極にコン
タクト電極を設け、メタル配線によって第２のゲート電
極と上記コンタクト電極とを接続することによって達成
できるものである。
【００２９】また、図３Ｂ〜図４Ｂに示す製造工程にお
いて、トレンチ２３の深さ、ポリシリコン２７、すなわ
ち第１のゲート電極１１の上端の位置、および第１のゲ
ート絶縁膜９の上端の位置は、対応例に応じてさまざま
に変えることができる。すなわち、図６および図７の概
略図に示す如くに、トレンチの深さをｎ- 型のドレイン
領域３を貫いて、ｎ+ 型のシリコン基板１に達する様に
しても良い。この図６および図７の変形例の条件とし
て、第１のゲート絶縁膜９の上端の位置は上記基板１の
上端から１ミクロンより大きい値とする。この変形例の
場合、ＲＡ積（オン抵抗）を小さく、耐圧を向上させる
ためＵＭＯＳＦＥＴのゲート酸化膜厚を部分的にかえた
構造を考える。そして、第２ゲート酸化膜とトレンチ深
さをパラメータに、Ｖｄｓ耐圧、ＲＡ積、Ｃｇｓ（ゲー
ト・ドレイン）容量を求める。パラメータ範囲として
は、第２ゲート酸化膜厚が２０００オングストローム，
３０００オングストローム，４０００オングストローム
のときのトレンチ深さは１０．５ｕｍとする。また、ト
レンチ深さはＶｄｓ耐圧８０Ｖから得られる第２ゲート
酸化膜厚を使って８ｕｍ，１０ｕｍ，１２ｕｍとする。
そして、上記条件において、この図６および図７に示す
変形例と図８に示す従来の縦型ＭＯＳトランジスタの概
略デバイス構造とのオン抵抗および耐圧を実験比較した
場合の結果を図９〜図１２に示す。
いて、トレンチ２３の深さ、ポリシリコン２７、すなわ
ち第１のゲート電極１１の上端の位置、および第１のゲ
ート絶縁膜９の上端の位置は、対応例に応じてさまざま
に変えることができる。すなわち、図６および図７の概
略図に示す如くに、トレンチの深さをｎ- 型のドレイン
領域３を貫いて、ｎ+ 型のシリコン基板１に達する様に
しても良い。この図６および図７の変形例の条件とし
て、第１のゲート絶縁膜９の上端の位置は上記基板１の
上端から１ミクロンより大きい値とする。この変形例の
場合、ＲＡ積（オン抵抗）を小さく、耐圧を向上させる
ためＵＭＯＳＦＥＴのゲート酸化膜厚を部分的にかえた
構造を考える。そして、第２ゲート酸化膜とトレンチ深
さをパラメータに、Ｖｄｓ耐圧、ＲＡ積、Ｃｇｓ（ゲー
ト・ドレイン）容量を求める。パラメータ範囲として
は、第２ゲート酸化膜厚が２０００オングストローム，
３０００オングストローム，４０００オングストローム
のときのトレンチ深さは１０．５ｕｍとする。また、ト
レンチ深さはＶｄｓ耐圧８０Ｖから得られる第２ゲート
酸化膜厚を使って８ｕｍ，１０ｕｍ，１２ｕｍとする。
そして、上記条件において、この図６および図７に示す
変形例と図８に示す従来の縦型ＭＯＳトランジスタの概
略デバイス構造とのオン抵抗および耐圧を実験比較した
場合の結果を図９〜図１２に示す。
【００３０】また、他の例として、図１３に示す如く
に、第１実施例を変形して、第１ゲート電極１１の上端
の位置を低くし、さらに第１のゲート絶縁膜９の上端の
位置を上げる様に構成することもできる。
に、第１実施例を変形して、第１ゲート電極１１の上端
の位置を低くし、さらに第１のゲート絶縁膜９の上端の
位置を上げる様に構成することもできる。
【００３１】また、図３Ａ〜図５Ｃに示した製法は、実
質的にそのままＶ型トレンチを持ったトランジスタにも
応用可能である。
質的にそのままＶ型トレンチを持ったトランジスタにも
応用可能である。
【００３２】
【発明の効果】上述の如くに本発明によれば、ＬＯＣＯ
Ｓ分離技術を用いることなく、ゲート絶縁膜が上記トレ
ンチの底面とそれに連続した側面の一部とにおいて厚く
なっている構造とすることができるので、特にトレンチ
のコーナーでの耐圧が著しく向上し、トレンチ深さを深
くしてオン抵抗を下げても、電界の集中と言う問題が防
止でき、パンチスルー等も防止できるものである。
Ｓ分離技術を用いることなく、ゲート絶縁膜が上記トレ
ンチの底面とそれに連続した側面の一部とにおいて厚く
なっている構造とすることができるので、特にトレンチ
のコーナーでの耐圧が著しく向上し、トレンチ深さを深
くしてオン抵抗を下げても、電界の集中と言う問題が防
止でき、パンチスルー等も防止できるものである。
【００３３】これは、特に、６０Ｖ系品種のパワーＭＯ
Ｓ低耐圧品に適用する場合に有効となる。
Ｓ低耐圧品に適用する場合に有効となる。
【図１】本発明に従う縦型ＭＯＳトランジスタの一実施
例の断面図である。
例の断面図である。
【図２】図１に示す縦型ＭＯＳトランジスタの等価回路
図である。
図である。
【図３】図１に示す縦型ＭＯＳトランジスタの製造工程
図である。
図である。
【図４】図１に示す縦型ＭＯＳトランジスタの製造工程
図である。
図である。
【図５】図１に示す縦型ＭＯＳトランジスタの製造工程
図である。
図である。
【図６】図１に示す実施例の変形例の概略構成図であ
る。
る。
【図７】図１に示す実施例の変形例の概略構成図であ
る。
る。
【図８】従来の縦型ＭＯＳトランジスタの概略構成図で
ある。
ある。
【図９】図６および図７に示す変形例と図８に示す従来
例との実験比較結果を示す図である。
例との実験比較結果を示す図である。
【図１０】図６および図７に示す変形例と図８に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図１１】図６および図７に示す変形例と図８に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図１２】図６および図７に示す変形例と図８に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図１３】図１に示す実施例のさらに他の変形例の構成
図てある。
図てある。
【図１４】従来の縦型ＭＯＳトランジスタの断面図であ
る。
る。
【図１５】図１４に示す従来の縦型ＭＯＳトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図１６】図１４に示す従来の縦型ＭＯＳトランジスタ
のトレンチコーナーでの電界の集中を説明する図であ
る。
のトレンチコーナーでの電界の集中を説明する図であ
る。
【図１７】図１５に示す従来の縦型ＭＯＳトランジスタ
の製造工程における問題点を説明する図である。
の製造工程における問題点を説明する図である。
１ シリコン基板 ３ ドレイン領域 ５ チャンネル領域 ７ ソース領域 ９ 第１のゲート絶縁膜 １１ フローティングゲート電極 １５ 第２のゲート絶縁膜 １７ 第２のゲート電極 １９ ソース電極 ２１ ゲート制御電極
フロントページの続き (72)発明者 柳谷 諭 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (56)参考文献 特開 昭61−234066（ＪＰ，Ａ) 特開 昭60−167373（ＪＰ，Ａ) 特開 平２−51279（ＪＰ，Ａ)
Claims (9)
- 【請求項１】縦型ＭＯＳトランジスタにして、 半導体基板と、 前記半導体基板の表面に設けられた第１の不純物領域
と、 前記第１の不純物領域の下方に形成され、これとは反対
の導電型をもった第２の不純物領域と、 前記半導体基板の表面から前記第１および第２の不純物
領域を貫いて、少なくとも前記第２の不純物領域の底部
よりも深く形成されたトレンチと、 前記トレンチの底部に第１のゲート絶縁膜を介して形成
され、後記主ゲート電極とほぼ同電位となるフローティ
ングゲート電極と、 前記フローティングゲート電極の上部にキャパシタンス
用絶縁膜を介して形成され、前記第１および第２の不純
物領域に第２のゲート絶縁膜を挟んで隣接する主ゲート
電極と、を具備し、 上記第１のゲート絶縁膜が上記第２のゲート絶縁膜より
厚く構成されていることを特徴とする縦型ＭＯＳトラン
ジスタ。 - 【請求項２】 前記トレンチが、前記半導体基板に達す
るまでの深さで形成されていることを特徴とする請求項
１記載の縦型ＭＯＳトランジスタ。 - 【請求項３】 前記第１のゲート電極と第２のゲート電
極とが電気的に接続されていることを特徴とする請求項
１記載の縦型ＭＯＳトランジスタ。 - 【請求項４】 縦型ＭＯＳトランジスタの製造方法にし
て、 半導体基板の表面に第１の不純物領域と、この第１の不
純物領域の下方に位置しこれとは反対の導電型をもった
第２の不純物領域とを形成する工程と、 前記半導体基板の表面から前記第１および第２の不純物
領域を貫いて、少なくとも前記第２の不純物領域の底部
よりも深く延びたトレンチを形成する工程と、 上記トレンチ内に比較的厚い第１の絶縁膜を形成し、そ
の第１の絶縁膜の形成されたトレンチ内に導電性物質を
埋め込み、上記トレンチ内において、上記埋め込まれた
導電性物質の前もって決められた第１の位置よりも上部
および第１の絶縁膜の前もって決められた第２の位置よ
りも上部を除去することによって、比較的厚い第１のゲ
ート絶縁膜および第１のゲート電極を形成する工程と、 上記トレンチ内の第１のゲート電極の上部およびトレン
チの上側部に上記比較的厚い第１のゲート絶縁膜よりも
薄い第２の絶縁膜を形成し、その第２の絶縁膜の上部に
導電性物質を形成することによって、比較的薄い第２の
ゲート絶縁膜および第２のゲート電極を形成する工程と
を具備することを特徴とする縦型ＭＯＳトランジスタの
製造方法。 - 【請求項５】 前記埋め込まれた導電性物質の前もって
決められた第１の位置が、ほぼ前記第１の不純物領域の
上面と一致することを特徴とする請求項４記載の縦型Ｍ
ＯＳトランジスタの製造方法。 - 【請求項６】 前記第１の絶縁膜の前もって決められた
第２の位置が、前記第２の不純物領域より下端位置と前
記第１のゲート電極の下端から上方へ所定距離おいた位
置との間であることを特徴とする請求項５記載の縦型Ｍ
ＯＳトランジスタの製造方法。 - 【請求項７】 前記トレンチが、前記半導体基板に達す
るまでの深さで形成されていることを特徴とする請求項
５記載の縦型ＭＯＳトランジスタの製造方法。 - 【請求項８】 前記第１のゲート電極と第２のゲート電
極との間にキャパシタンス用絶縁膜が形成されているこ
とを特徴とする請求項５記載の縦型ＭＯＳトランジスタ
の製造方法。 - 【請求項９】 前記第１のゲート電極と第２のゲート電
極とが電気的に接続されていることを特徴とする請求項
５記載の縦型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141834A JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型ｍｏｓトランジスタとその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-152652 | 1990-06-13 | ||
| JP15265290 | 1990-06-13 | ||
| JP3141834A JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型ｍｏｓトランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229662A JPH04229662A (ja) | 1992-08-19 |
| JP2753155B2 true JP2753155B2 (ja) | 1998-05-18 |
Family
ID=26474001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141834A Expired - Fee Related JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型ｍｏｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753155B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4528460B2 (ja) * | 2000-06-30 | 2010-08-18 | 株式会社東芝 | 半導体素子 |
| US6870220B2 (en) * | 2002-08-23 | 2005-03-22 | Fairchild Semiconductor Corporation | Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses |
| JP4955222B2 (ja) | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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