JPH0251279A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタの特性改善に関し、
特に入力容量及び帰還容量の低減に関する。
特に入力容量及び帰還容量の低減に関する。
従来、縦型電界効果トランジスタではオン抵抗低減のた
めチャネルを表面に形成された溝の側面に形成し単位面
積当りのチャネル巾を大きくする構造のものである。す
なわち、第３図に示すように、Ｎ＋シリコン基板１上に
Ｎ−エピタキシャル層２を有し、その表面にＰ型のベー
ス層３とＮ＋型のソース層４を有し、Ｐ型のベース層３
を貫通する溝１２をＮ＋型のソース層４の側面が露出す
るもうに設け、溝１２の表面には−様な厚さのゲート絶
縁膜６を介してポリシリコンのゲート電極７を設け、更
にその上に層間絶縁膜８を介してソース電極９を設けた
構造となっていた。ドレイン電極１０はＮ＋シリコン基
板１の裏面に設けられている。
めチャネルを表面に形成された溝の側面に形成し単位面
積当りのチャネル巾を大きくする構造のものである。す
なわち、第３図に示すように、Ｎ＋シリコン基板１上に
Ｎ−エピタキシャル層２を有し、その表面にＰ型のベー
ス層３とＮ＋型のソース層４を有し、Ｐ型のベース層３
を貫通する溝１２をＮ＋型のソース層４の側面が露出す
るもうに設け、溝１２の表面には−様な厚さのゲート絶
縁膜６を介してポリシリコンのゲート電極７を設け、更
にその上に層間絶縁膜８を介してソース電極９を設けた
構造となっていた。ドレイン電極１０はＮ＋シリコン基
板１の裏面に設けられている。
上述した従来技術の溝構造縦型電界効果トランジスタで
は、溝１２の内側は−様な厚さのゲート絶縁膜６でおお
われ、このゲート絶縁膜６の上にゲート電極７が形成さ
れるため、ゲート電極７とソース領域４との間に生じる
入力容量及びゲート電極７とドレイン領域としてのＮ−
エピタキシャル層２との間に生じる帰還容量が大きく高
速スイッチングに不向きであった。あえてスイッチング
速度を速くするためには、この縦型電界効果トランジス
タの前段に接続される駆動回路の駆動能力を大きくしな
ければならないという欠点がある。
は、溝１２の内側は−様な厚さのゲート絶縁膜６でおお
われ、このゲート絶縁膜６の上にゲート電極７が形成さ
れるため、ゲート電極７とソース領域４との間に生じる
入力容量及びゲート電極７とドレイン領域としてのＮ−
エピタキシャル層２との間に生じる帰還容量が大きく高
速スイッチングに不向きであった。あえてスイッチング
速度を速くするためには、この縦型電界効果トランジス
タの前段に接続される駆動回路の駆動能力を大きくしな
ければならないという欠点がある。
本発明によれば、半導体基板上に形成されたドレイン領
域としての半導体層とベース領域としての半導体領域と
、この半導体領域を貫通して設けられた溝と、この溝に
側面が露出するように設けられたソース領域と、溝の低
表面に厚く側表面に薄く設けられたゲート絶縁膜と、こ
のゲート絶縁膜上の溝内部に設けられたゲート電極とを
有する縦型電界効果トランジスタを得る。ゲート絶縁膜
は溝周辺に延在して設けられる場合にはこの溝周辺部で
は溝の側表面よりも厚く設けると更に効果的である。
域としての半導体層とベース領域としての半導体領域と
、この半導体領域を貫通して設けられた溝と、この溝に
側面が露出するように設けられたソース領域と、溝の低
表面に厚く側表面に薄く設けられたゲート絶縁膜と、こ
のゲート絶縁膜上の溝内部に設けられたゲート電極とを
有する縦型電界効果トランジスタを得る。ゲート絶縁膜
は溝周辺に延在して設けられる場合にはこの溝周辺部で
は溝の側表面よりも厚く設けると更に効果的である。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例による縦型電界効果ト
ランジスタの半導体チップの概略図、第１図（ｂ）は第
１図（ａ）のＡ−Ａ’のＮチャネルの場合の断面図であ
る。Ｎ＋基板１にエピタキシャル成長させたＮ−層２に
溝１２が形成され、チャネルを形成するＰベース層３、
Ｎ＋ソース４ゲート絶縁膜６、ゲート電極７、ゲート電
極７とソース′ポ極９と分離する層間絶縁膜８が形成さ
れ、裏面にはドレイン電極１０が形成されている。
ランジスタの半導体チップの概略図、第１図（ｂ）は第
１図（ａ）のＡ−Ａ’のＮチャネルの場合の断面図であ
る。Ｎ＋基板１にエピタキシャル成長させたＮ−層２に
溝１２が形成され、チャネルを形成するＰベース層３、
Ｎ＋ソース４ゲート絶縁膜６、ゲート電極７、ゲート電
極７とソース′ポ極９と分離する層間絶縁膜８が形成さ
れ、裏面にはドレイン電極１０が形成されている。
第１図（ｂ）に示すように、ゲート絶縁膜６は従来技術
の縦型電界効果トランジスタを示した第３図に比べ底部
で厚い溝底部絶縁膜５、溝周辺部で厚い上部絶縁膜５′
となっているため、ゲート電極７とＮ＋ソース４との間
隔が大きく取れ、入力容量が低減でき、またゲート電極
７とＮ−層２との間隔も大きく取九るため帰還容量も低
減できる。
の縦型電界効果トランジスタを示した第３図に比べ底部
で厚い溝底部絶縁膜５、溝周辺部で厚い上部絶縁膜５′
となっているため、ゲート電極７とＮ＋ソース４との間
隔が大きく取れ、入力容量が低減でき、またゲート電極
７とＮ−層２との間隔も大きく取九るため帰還容量も低
減できる。
第２図（ａ）〜（ｅ）は溝上、底部の厚い絶縁膜を形成
する一製造方法を示したものであり、溝１２を形成後、
たとえば窒化膜等の酸化防止膜１１が溝１２の内部を含
む全表面に形成され、その後異方性エツチングにより溝
側面にのみ酸化防止膜１１が残される。この後、酸化等
により溝上部絶縁膜５′及び溝底部絶縁膜５が形成され
、酸化防止膜１１をエツチングで除去した後、ゲート絶
縁膜６が溝１２の側面に形成される。このように、ゲー
ト絶縁膜６として薄い側面部とにより厚い溝上部絶縁膜
５′と溝底部絶縁膜５とで形成される。
する一製造方法を示したものであり、溝１２を形成後、
たとえば窒化膜等の酸化防止膜１１が溝１２の内部を含
む全表面に形成され、その後異方性エツチングにより溝
側面にのみ酸化防止膜１１が残される。この後、酸化等
により溝上部絶縁膜５′及び溝底部絶縁膜５が形成され
、酸化防止膜１１をエツチングで除去した後、ゲート絶
縁膜６が溝１２の側面に形成される。このように、ゲー
ト絶縁膜６として薄い側面部とにより厚い溝上部絶縁膜
５′と溝底部絶縁膜５とで形成される。
本発明と従来技術の比較のためゲートチャージ特性を第
４図に示す。本発明によれば、所定の出力電流を得るた
めのゲート電圧は従来技術に比べ少ないゲートチャージ
（ゲート入力電流）により得られスイッチングスピード
の高速化、ゲート駆動回路の駆動能力の軽減がされてい
る。
４図に示す。本発明によれば、所定の出力電流を得るた
めのゲート電圧は従来技術に比べ少ないゲートチャージ
（ゲート入力電流）により得られスイッチングスピード
の高速化、ゲート駆動回路の駆動能力の軽減がされてい
る。
以上説明したように、本発明は溝底部絶縁膜及び溝上部
絶縁膜が溝側面のゲート絶縁膜より厚いため、入力容量
、帰還容量を低減でき、高速スイッチング特性が改善さ
れ、前段回路として接続される駆動回路の駆動能力を軽
減できるものである。
絶縁膜が溝側面のゲート絶縁膜より厚いため、入力容量
、帰還容量を低減でき、高速スイッチング特性が改善さ
れ、前段回路として接続される駆動回路の駆動能力を軽
減できるものである。
尚、本発明は以上に説明したＮチャンネル型のものに限
らず、Ｐチャンネル型のものにも適用できることは明ら
かである。
らず、Ｐチャンネル型のものにも適用できることは明ら
かである。
第１図（ａ）は本発明の一実施例による縦型電界効果ト
ランジスタの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’の断面図である。第２図（ａ）〜（ｅ）は本発明
の溝上・底部のゲート絶縁膜より厚い絶縁膜を形成する
ための一製造方法を示す各工程の断面図である。第３図
は従来の縦型電界効果トランジスタの断面図である。第
４図は本発明と従来技術とのゲートチャージ特性を示す
グラフである。 １・・・・・・Ｎ”基板、２・・・・・・Ｎ−エピタキ
シャル層、３・・・・・・Ｐベース、４・・・・・・Ｎ
＋ソース、５・・・・・・溝底部絶縁膜、５′・・・・
・・溝上部絶縁膜、６・・・・・・ゲート絶縁膜、７・
・・・・・ゲート電極、８・・・・・・層間絶縁膜、９
・・・・・・ソース電極、１０・・・・・・ドレイン電
極、１１・・・・・・酸化防止膜、１２・・・・・・溝
。 代理人 弁理士 内 原 晋
ランジスタの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’の断面図である。第２図（ａ）〜（ｅ）は本発明
の溝上・底部のゲート絶縁膜より厚い絶縁膜を形成する
ための一製造方法を示す各工程の断面図である。第３図
は従来の縦型電界効果トランジスタの断面図である。第
４図は本発明と従来技術とのゲートチャージ特性を示す
グラフである。 １・・・・・・Ｎ”基板、２・・・・・・Ｎ−エピタキ
シャル層、３・・・・・・Ｐベース、４・・・・・・Ｎ
＋ソース、５・・・・・・溝底部絶縁膜、５′・・・・
・・溝上部絶縁膜、６・・・・・・ゲート絶縁膜、７・
・・・・・ゲート電極、８・・・・・・層間絶縁膜、９
・・・・・・ソース電極、１０・・・・・・ドレイン電
極、１１・・・・・・酸化防止膜、１２・・・・・・溝
。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、該半導体基板上に形成されたドレイ
ン領域としての一導電型の第１の半導体領域と、該第１
の半導体領域上に形成されたベース領域としての他の導
電型の第２の半導体領域と、該第２の半導体領域を貫通
して形成された溝と、該溝に側面が露出するように前記
第２の半導体領域に形成されたソース領域としての前記
一導電型の第３の半導体領域と、前記溝の内表面に底面
で側面よりも厚く形成されたゲート絶縁膜と、該ゲート
絶縁膜上の前記溝内部に形成されたゲート電極とを有す
ることを特徴とする縦型電界効果トランジスタ。 ２、前記ゲート絶縁膜は前記溝周辺の前記第３の半導体
領域表面に延在して形成され、前記第３の半導体領域表
面で前記溝の側面より厚くなっていることを特徴とする
請求項１記載の縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203619A JPH0251279A (ja) | 1988-08-15 | 1988-08-15 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203619A JPH0251279A (ja) | 1988-08-15 | 1988-08-15 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251279A true JPH0251279A (ja) | 1990-02-21 |
Family
ID=16477046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203619A Pending JPH0251279A (ja) | 1988-08-15 | 1988-08-15 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251279A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229662A (ja) * | 1990-06-13 | 1992-08-19 | Toshiba Corp | 縦型ｍｏｓトランジスタとその製造方法 |
| US5576245A (en) * | 1987-10-08 | 1996-11-19 | Siliconix Incorporated | Method of making vertical current flow field effect transistor |
| US5610422A (en) * | 1994-09-29 | 1997-03-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a buried insulated gate |
| JPH1012877A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 縦型電界効果トランジスタ |
| JP2006511932A (ja) * | 2002-08-23 | 2006-04-06 | フェアチャイルド・セミコンダクター・コーポレーション | ミラー容量及びスイッチング損失を低減するために改良されたｍｏｓゲートを有する装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53147469A (en) * | 1977-05-27 | 1978-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Vertical field effect transistor and production of the same |
| JPS54111288A (en) * | 1978-01-26 | 1979-08-31 | Siemens Ag | Method of fabricating mos transistor |
| JPS5858771A (ja) * | 1981-09-14 | 1983-04-07 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
| JPS63296281A (ja) * | 1987-05-28 | 1988-12-02 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-08-15 JP JP63203619A patent/JPH0251279A/ja active Pending
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| JP4731165B2 (ja) * | 2002-08-23 | 2011-07-20 | フェアチャイルド・セミコンダクター・コーポレーション | ミラー容量及びスイッチング損失を低減するために改良されたｍｏｓゲートを有する装置 |
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