JPS62136877A

JPS62136877A - 絶縁ゲ−ト型電界効果トランジスタ

Info

Publication number: JPS62136877A
Application number: JP27686285A
Authority: JP
Inventors: Kenji Tsuchiya; 土屋　賢二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-11
Filing date: 1985-12-11
Publication date: 1987-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は短チヤネル効果を小さくでき、かつゲート・ド
レイン間容敏が小さい絶縁）ｆ−１、型世界効果トラン
ジスタに関する。

〔従来の技術〕

従来の絶縁外ト型電界効果トランジスタは、ゲート長が
短くなるにつれてしきい値が低下するいわゆる短チヤネ
ル効果が生じるという問題がある。

これを低減するために、半導体基板に設けられた溝部に
ゲートを有する絶縁ゲート型電界効果トランジスタ（以
下、これをゲート埋め込み型ＭＯ３ＦＥＴと呼ぶ、）が
提案されている。これは例えば、特開昭５２−１１５６
６４号公報、特開昭５３−８０７２号公報などに開示さ
れているが、ここでは前者について第４図を参照して説
明する。第４図に於いて、Ｐ型基板０の表面に凹型の溝
（ｅを形成し、この上をおおうように半導体表面にＭ電
体Ｅ４　（０）を形成し、さらにその上に多結晶シリコ
ンよりなるゲート電極（１０）を形成する。又、この溝
の両側には、ｎ型不純物を拡散して、ソース領域■及び
ドレイン領域■をそれぞれ形成し、その上にソースｆｆ
１ｍ及びトレイン電極を形成するトランジスタが示され
ている。

〔発明が解決しようとする問題点〕

上記ゲート埋め込み型ＭＯ５ＦＥＴがスケーリング則に
従って微細化されるに伴いそのゲート絶縁膜（第４図の
誘電体層■）は増々薄く形成されることになる。その為
ゲート電極とソース・ドレイン領域間の容量が、極めて
大きくなってしまい素子の高速化の障害となっていた６
本発明は、ゲートとソース、ドレイン間の容量を小さく
することにより、高速動作の可能なゲート埋め込み型Ｎ
０３ＦＥｉＴを虚供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するために本発明においては、ゲート埋
め込み型ＭＯ３ＦＥＴにおいて、ゲート電極とソース、
ドレイン間に形成される絶縁膜を溝部底面に形成される
ゲート絶縁膜よりも厚くすることにより、ゲート電極と
ソース、ドレイン間の容量を小さくすることを特徴とす
るものである。

タンス）はゲート電極とソース、ドレイン間の距離に反
比例するので、本発明のようにゲート電極とソース、ド
レイン間の絶縁膜を厚くすれば、ゲート電極とソース、
ドレイン間距離が大になり、容量が低減しスイッチング
の高速性が可能となる。

〔実施例〕

以下１本発明の詳細についてＮチャネルＭＯ３ＦＥＴを
例にとり、図面を用いて説明する。

第１図（ａ）〜（ｉ）は１本発明の一実施例の製造工程
における断面図である。

まず、第１図（ａ）のようにＰ形半導体基板０）上にシ
リコン酸化膜■を形成した後１図示しないレジストパタ
ーンを形成し、半導体基板■を周知のエツチング技術で
選択的にエツチングして第１図（ｂ）の如く溝部■を形
成する。この溝部のチャネル方向の長さは、１μｍ程度
でよい。

次に、第１＠（ｃ）のようにゲート酸化を行ない。

ゲート酸化膜（２′）を形成した後、スパッタ法又はＣ
ＶＤ法により、タングステン膜に）、　（４ａ）を堆積
する（第１図（ｄ））、続いてＣＶＤ法で全面に酸化シ
リコンを堆積した後、ＣＦ４ガス等を用いた反応性イオ
ンエツチング法により、酸化シリコンを全面異方性エツ
チングして溝部の側壁に第１図（ａ）のようなシリコン
酸化膜（ハ）を残す、この酸化ｍ■は、下部にいく程厚
くなっており、下部の膜厚は２０００〜３０００人程度
である。

次形成第１図（ｆ）の如く不純物を含む多結晶シリコン
（へ）を堆積し、レジスト■を塗布した後、多結晶シリ
コン■と、レジスト■のエツチング比を同じにした条件
でエツチングを行ない更にタングステンＷＡ（４ａ）を
除去し、溝部に第１図（ｇ）の多結晶シリコンｐｌＩ（
６’）を残す。

次いで、第１図（ｈ）の如＜Ａｓ又はＰをシリコン酸化
膜（２′）を通じて基板■にイオン注入し、ソース領域
■及びドレイン領域０を形成した後、溝部の周囲のシリ
コン酸化膜（２′）を除去する。さらニシリコン酸化膜
（１０）、　（１０’　）、　（１０’　）をＣＶＤ法
により堆積しコンタクトホールをあけた後、アルミニウ
ム又は多結晶シリコン配線（１１）　。

（１１’　）、　（１１’　）のパターンニングを行い
、第ｉｌＩ！Ｉ（ｉ）に示すゲート埋め込み型ＭＯ５Ｆ
ＥＴを形成する。

尚、第３図（ａ）は第１図（ｉ）に示す本発明の一実施
例のＭＯ５ＦＩｌｉＴの上面図であり、Ａ−Ａに沿って
切った断面図が第３図（ｂ）である。ここで、２０はゲ
ートコンタクトホール、２１はドレインコンタクトホー
ル、２２はソースコンタクトホール、２３はフィールド
絶縁膜である。ゲート埋め込み型ＭＯ５ＦＥＴは、第１
図（ｈ）に示す如くソース・ドレインの拡散層の溝部■
底面からの深さを零又は負にすることができるので、チ
ャネルからソース・ドレイン直下にかけての等電位線を
ほぼ、基板表面に平行にすることができ、従来のＭＯＳ
ＦＥＴで問題とされてきた短チヤネル効果を低減するこ
とができる。又、本実施例によれば、ゲート電極とドレ
イン間のシリコン酸化膜を溝部■底面のシリコン酸化膜
よりも厚くしたことにより、ゲート・ドレイン間の容量
が小さくなり、　ＭＯＳＦＥＴの高速化が図れるという
効果が得られる。

また、半導体基板の溝部底面のゲート酸化膜上にタング
ステン膜に）を堆積させることにより、直上に多結晶シ
リコンが存在しない部分にも均一に電界を加えることが
できる。なお、ゲート酸化膜上に堆積させるものは導電
性があればよく１例えばタングステン以外に、Ｍｏ、　
ＴｉＮ、　ＶＳｉ、　ＭｏＳｉなどでもよい。次に、第
１図の工程とは別の製造工程を第２図を参照しながら説
明する。第１図（ｄ）に示した工程の後に、第２図（ａ
）に示すように熱酸化を行うことにより、溝部■側壁に
シリコン酸化膜（２′）を形成し、タングステン膜０）
表面の酸化膜を除去した後、以下、第１図（ｆ）〜（ｉ
）と全く同様の工程を経て、最終的に第２図（ｂ）に示
すゲート埋め込み型ＭＯ８ＦＥＴを得る。このような工
程によって得られたＦＥＴでも前述した第１の実施例と
同様の効果を得ることができる。

〔発明の効果〕

以上述べたように１本発明によれば、ゲート埋め込み型
ＭＯ５ＦＥＴの利点である短チヤネル効果の低減に加え
、ゲート電極とソース、ドレイン間の絶縁膜を溝部底面
のゲート絶縁膜より、厚くしたことによりゲート電極と
ソース、ドレイン間の容量を小さくすることができ、Ｍ
ＯＳＦＥＴの高速化が図れる。又、溝部底面のシリコン
酸化膜上に導電性金属膜を設ければ溝部底面全体に、均
一な電界を加えることができるという効果が得られる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は、本発明の一実施例の製造工程
を示す断面図、第２図は、本発明の他の実施例の製造工
程を説明するための断面図、第３図（ａ）。１・・・Ｐ型半導体基板、　　　　２．２’・・・シリ
コン酸化膜、４・・・タングステン膜、　　　　５・・
厚いシリコン酸化膜、６・・・多結晶シリコン、　　　
　７・・・レジスト６′・・・多結晶シリコン電極、　
８・・・ソース領域９・・・ドレイン領域。ｔｏ、　ｔｏ’　、　ｔｏ”・・・シリコン酸化膜、１
１、１１’　、　１１’・・・アルミニウム又は多結晶
シリコン配線。代理人　弁理士　　則　近　憲　佑同　　　　　竹　花　喜久男第　　１　図第　　１　図（αン　　　　　　　　　　　　　　　　　　　　　　
　（ｂ）第　　２　図（α２　　　　　第　　３　　図　　　　　（６〕第　
　４　図

Claims

【特許請求の範囲】

（１）一導電型半導体基板の表面部位に設けた溝部の表
面を絶縁膜で覆い、この絶縁膜上にゲート電極を設ける
とともに、前記溝部両側の前記基板に前記絶縁膜に隣接
してソース、ドレインを形成したトランジスタに於いて
、前記溝部側面の絶縁膜は前記溝部底面の絶縁膜よりも
厚くしたことを特徴とした絶縁ゲート型電界効果トラン
ジスタ。
（２）ゲート電極は、溝部底面の絶縁膜上に形成される
薄い金属膜と、その上に形成される導電層からなること
を特徴とする特許請求の範囲第１項記載の絶縁ゲート型
電界効果トランジスタ。