JP2006511932A - ミラー容量及びスイッチング損失を低減するために改良されたｍｏｓゲートを有する装置およびその製造方法 - Google Patents

ミラー容量及びスイッチング損失を低減するために改良されたｍｏｓゲートを有する装置およびその製造方法 Download PDF

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Abstract

シールド電極およびスイッチ電極を含む半導体装置のゲート構造に関する。該シールド電極の各々の一部はドレイン領域およびウエル領域の上方に配置されている。第１の誘電体層がシールド電極とドレインおよびウエル領域との間に配置されている。該スイッチ電極の各々の一部はウエル領域およびソース領域の上方に配置されている。第２の誘電体層がスイッチ電極とウエルおよびソース領域との間に配置されている。第３の誘電体層がシールド電極とスイッチ電極との間に配置されている。

Description

関連出願のクロスリファレンス
本出願は、２００２年８月２３日に出願された出願米国仮特許出願第６０／４０５，３６９号の利益を主張するものである。
技術分野
本発明は半導体に関し、より詳細には、酸化金属半導体電界効果トランジスター（ＭＯＳＦＥＴ）に関する。
ＭＯＳＦＥＴは、他のタイプのトランジスタを実質的に排除するほどにスイッチング装置（例えばスイッチングパワーサプライなど）に幅広く使用されている。ＭＯＳＦＥＴは、相対的にスイッチング速度が早くて必要とされる電力が低いことにより、スイッチング装置に適している。しかし、ＭＯＳＦＥＴの動的損失は、ＤＣ‐ＤＣコンバータの総損失のうち高い割合を占めている。動的損失は、装置の起動および停止時間に直接に正比例して、次に、装置のゲート‐ドレイン間の容量（すなわちミラー容量）（ＣGD又はＱGD）と比例する。
図３に示す如く、ミラー容量は、従来のＭＯＳＦＥＴのゲート曲線における「平坦」領域を更に示す。当該平坦領域（ミラー領域とも称される）は、ブロッキング状態から伝導状態へ若しくは伝導状態からブロッキング状態へ装置が移行することを表している。当該装置の電流および電圧が高い故、ミラー領域において、大部分のスイッチング損失が生じる。ミラー容量を低減することによって、当該装置が伝導状態からブロッキング状態へ若しくはその逆への移行を経る時間が短縮され、それによってスイッチング損失を低減することができる。
ミラー容量は、ゲート領域およびドレイン領域が重なる領域を減らすことによって低減する。従来の装置において、当該重なり領域は、ゲートトレンチの底部を含む。従って、ミラー容量を低減するためになされた従来技術の多くは、当該トレンチ幅を狭くして該トレンチの底部の幅および重なり領域を減らすことに着目している。しかし、トレンチ幅を更に低減させる能力は、狭いトレンチをエッチングする能力およびこれに対応して必要となるゲート電極材料で当該狭いトレンチを満たす能力によって制限される。
したがって、ミラー容量が低減されてこれに伴ってスイッチング損失が減少したＭＯＳＦＥＴが、従来から必要とされている。
さらに、所定のトレンチ幅に対してミラー容量が減少したＭＯＳＦＥＴが従来から必要とされている。
本発明は、半導体装置のゲート構造を提供する。
本発明は、ある形態において、スイッチ電極とシールド電極とを含む。該シールド電極の各々の一部はドレイン領域およびウエル領域の上方に配置されている。第１の誘電体層がシールド電極とドレインおよびウエル領域との間に配置されている。該スイッチ電極の各々の一部はウエル領域およびソース領域の上方に配置されている。第２の誘電体層がスイッチ電極とウエルおよびソース領域との間に配置されている。第３の誘電体層がシールド電極とスイッチ電極との間に配置されている。
本発明によれば、所定のトレンチ幅に対して、従来の半導体装置に比べてミラー容量が低減するという効果が提供される。
本発明によれば、スイッチ時間が短縮されてスイッチング損失が低減するという更なる効果が提供される。
本発明の上述したおよびその他の特徴ならびに利点、さらにこれらを達成する方法が、以下に示された本発明のある実施例の記載を図面と共に参照することによって、明白になりより良く理解される。
対応する符号は、幾つかの図面にわたって対応する部分を示している。本明細書において記載されている実施例は本発明のある好適な実施例を、ある形態で、示しており、かかる実施例は如何なる方法においても本発明の範囲を制限するものではない。
図１において、従来のトレンチゲートＭＯＳＦＥＴ装置の概略断面図が示されている。ＭＯＳＦＥＴ装置１０はドレイン領域１２、ウエル領域１４、ボディ領域１６、ソース領域１８、ゲート領域２０およびトレンチ２４を含み、これら全ては基板２６の上に形成されている。
より詳細には、Ｎ+タイプ基板２６はＮ‐ドレイン領域１２が形成されている上部層２６ａを含む。Ｐ‐タイプウエル領域１４が、ドレイン領域１２の上に重なっている。上部層２６ａの上部表面（符号付与せず）においておよびウエル領域１４の一部の中に不純物が多量に添加されたＰ+ボディ領域１６が規定されている。さらに、上部層２６ａの上部表面におよびウエル領域１４の一部の中でありトレンチ２４の近傍に不純物が多量に添加されたＮ+ソース領域１８が形成されている。トレンチ２４の側壁および底部（符号付与せず）は酸化物等の誘電材料２８で覆われている。ゲート領域２０は、不純物が添加されたポリシリコン等の伝導性材料３０がトレンチ２４に配置されて、トレンチ２４の底部から上部層２６ａの当該上部表面の近傍まで連続する状態で伸長して形成されている。従って、ゲート２０はチャネル領域３２に対しておよび／または通して連続している。ボロフォスフォシリケートガラス（borophosphosilicate glass(BPSG)）等のインターレベル（interlevel）誘電体層３４が、ゲート領域２０およびソース領域１８の一部の上に重なって配置されている。ソース金属層３６は、上部層２６ａの上部表面の上に配置されており、ボディ領域１６およびソース領域１８と接触している。
図２において、本発明のトレンチゲートＭＯＳＦＥＴ装置のある実施例の概略断面図が示されている。ＭＯＳＦＥＴ１００は、概して（実質的にではない）ＭＯＳＦＥＴ１０と同様の多くの特徴および構造を含む。ＭＯＳＦＥＴ１０と同様に、ＭＯＳＦＥＴ１００はドレイン１１２、ウエル１１４、ボディ１１６、ソース１１８、ゲート構造１２０およびトレンチ１２４を含み、その全てが基板１２６の上に形成されている。しかし、ＭＯＳＦＥＴ１０のゲート構造２０とは異なり、ＭＯＳＦＥＴ１００のゲート構造１２０はミラー容量が低減されてスイッチング速度が改善された二重オーバーラップゲート構造を含み、以下に詳細に説明されている。
ＭＯＳＦＥＴ１００は、Ｎ‐ドレイン領域１１２が形成されている上部層１２６ａを含むＮ+タイプ基板１２６の上に形成される。Ｐタイプウエル領域１１４が、ドレイン領域１１２の上に重なっている。上部層１２６ａの上部表面（符号付与せず）においておよびウエル領域１１４の一部の中に不純物が多量に添加されたＰ+ボディ領域１１６が規定されている。さらに、上部層１２６ａの上部表面においてでありウエル領域１１４の一部の中でかつトレンチ１２４の近傍に、不純物が多量に添加されたＮ+ソース領域１１８が形成されている。トレンチ１２４の底部（符号付与せず）およびシールド電極１２０ｂの近傍の側部の低い位置が酸化物等の誘電材料１２８で覆われている。
ＭＯＳＦＥＴ１０の如き１本の連続して分断されていない単一で一体的な電極とは異なり、ＭＯＳＦＥＴ１００のゲート構造１２０はスイッチ電極およびシールド電極に別々に分割されて互いに重なり合っている。より詳細には、ゲート構造１２０は、ゲート電極１２０ａおよびゲート電極１２０ｂを含んでいる。インターレベル誘電体層１３４が、ゲート電極１２０ａ上に設けられておりかつソース領域１１８の上にも部分的に設けられている。電極１２０ａおよび１２０ｂは、それぞれ不純物が添加されたポリシリコン等の伝導性材料からなり、トレンチ１２４内に配置されている。伝導性材料の層として形成される第１または上部電極１２０ａは、上部層１２６ａの上部表面にほぼ平坦に配置され若しくは当該表面より下側に凹部が設けられている。第１／上部電極１２０ａは上部層１２６ａの上部表面の近傍からトレンチ１２４の底部に向かってソース領域１１８と水平方向に同一平面を有するように所定の距離だけ伸長し、その結果、第１／上部電極１２０ａの下側部分はウエル領域１１４と水平方向に同一平面を有する。
第２または底部電極１２０ｂは、伝導性材料の第２の層からなり、トレンチ１２４の底部に近い位置から伸長している。第２電極１２０ｂの（下側）部分はドレイン１１２およびウエル領域１１８の接合部（符号付与せず）と水平方向に同一平面を有し、第２／底部電極１２０ｂの他の（上側）部分はソース領域１１８および第１電極１２０ａと水平方向に同一平面を有する。このように、第１電極１２０ａおよび第２電極１２０ｂは、それぞれトレンチ１２４の深さ方向に対して互いに重なり合っている。スイッチ電極１２０ａに近い側壁の上部部分とシールド電極１２０ａの上端が、酸化物等の誘電材料１３８で覆われている。このように、誘電材料１３８は、ゲート電極１２０ａおよび１２０ｂの間に配置される。
上述の如く、シールド電極１２０ｂおよびスイッチ電極１２０ａは、トレンチ１２４の深さ方向に沿って少なくとも部分的に互いに重なり合っている。より詳細には、図２に示す如き実施例において、ゲート電極１２０ａは、シールド電極１２０ａに近い表面に、側壁１４２の間におよび／又は側壁１４２によって囲まれた凹部１４０が設けられており、該凹部内にシールド電極１２０ｂのシルクハット状部１４４が配置されている。スイッチ電極１２０ａの側壁１４２およびシールド電極１２０ｂのシルクハット状部１４４が、トレンチ１２４に対して軸方向若しくは深さ方向において少なくとも部分的に互いに重なり合っている。このようにして、オーバーラップゲート電極構造が形成される。さらに、以下により詳細に説明するように、シールド電極１２０ｂのシルクハット状部１４４およびレッジ部１４６が、シールド電極１２０ｂを形成する伝導性材料層の上部表面（符号付与せず）の近傍、もしくはその上、もしくは幾分下側にある誘電体層１２８の一部をエッチングして形成される。
通常、ゲート若しくはスイッチ電極１２０ａは切換用の電極として機能し、ＭＯＳＦＥＴ１００をオンおよび／又はオフに切り替え、これに対してゲート若しくはシールド電極１２０ｂはチャネル１３２の少なくとも一部を形成するように機能する。ＭＯＳＦＥＴ１００を伝導モードに切り替えるために、底部／シールド電極１２０ｂは適切なバイアスがかけられるおよび／又はオン状態にされなければならない。底部若しくはシールド電極１２０ｂは、伝導状態またはオン状態に連続的にバイアスがかけられる、若しくは伝導モードに切り替えるために該装置を準備するように切り替え動作に先立ってバイアスを印加することができる。底部／シールド電極１２０ｂがオン状態にされて、ＭＯＳＦＥＴ１００を流れる電流がゲート／底部電極１２０ａによって制御される。
従来のＭＯＳＦＥＴ１０に関して上述しかつ図１に示す如く、ゲート領域２０とドレイン領域１２と間の重なり領域ＯＬにはゲートトレンチ２４の底が含まれている。対照的に、ゲートスイッチ電極１２０ａはドレイン領域１１２とは重ならない。ゲートスイッチ電極１２０ａとドレイン領域１１２との間で重なり合う唯一の領域は、チャネル領域１３２の幅Ｗであり、概してほんの数百オングストロームの幅である。チャネル１３２は、シールド電極１２０ｂのバイアスにより生じる。チャネル領域１３２は、ドレイン領域１１２からトレンチ１２４およびシールド電極１２０ｂの近傍のウエル領域１１４を通って伸長する。ＭＯＳＦＥＴ１００における有効ゲート‐ドレインの重なり（すなわちチャネル１３２の幅）は、ＭＯＳＦＥＴ１０におけるゲート‐ドレインの重なり（すなわちトレンチ２４の底部の領域であり、一般的には略０．３乃至１．０ミクロン）に対して大幅に低減される。従って、上述の如く、ゲート‐ドレインの重なり領域に一般的に比例するミラー容量について、ＭＯＳＦＥＴ１００のミラー容量はＭＯＳＦＥＴ１０のミラー容量に比べて大幅に減少する。
ＭＯＳＦＥＴ１００におけるミラー容量がＭＯＳＦＥＴ１０に比べて改善（すなわち減少）していることは図３にグラフ化されており、当該図面において両装置に対するゲート電圧波形が示されている。ＭＯＳＦＥＴ１０に対するゲート電圧波形Ｖg10のプロット線に、ほぼ０．０（ゼロ）からほぼ２．００ｘ１０‐l5クーロン／１０‐6ｍまでゲート電荷Ｑgateが増加する間に概して平坦な領域がある。一方、ＭＯＳＦＥＴ１００に対するゲート電圧波形Ｖg100のプロット線において、対応する概して平坦な領域が実質的に見られない。すなわち、ミラー容量が実質的にかつ劇的に低減することが示されている。
特に、ＭＯＳＦＥＴ１００における電流の流れに対するあらゆる重大な悪影響を回避するために、チャネル領域１３２は、シールド電極１２０ｂにのみバイアスが加えられている状態からメイン若しくはスイッチングゲート１２０ｂにもバイアスが加えられている状態に当該装置が移行する時に連続して開けられておりかつ存在しなければならないという点に特に注意されなければならない。当該移行が生じる閾値電圧と最終駆動電圧レベルは、Ｐタイプウエル１１４およびソース領域１１８が接合する位置におけるクロスオーバードーパント濃度によって決定される。
図４は、ソース領域１１８より下側のウエル領域１１４内での様々な深さにおけるネットドーピングプロファイルを示している。図４の垂直軸は、ソース領域１１８とウエル領域１１４との界面（すなわちウエル領域１１４の“上端”）に一致しており、かつウエル領域１１４に対してゼロ深さの値が割り当てられている。シールド電極１２０ｂはゼロ深さの下側の略０．６乃至０．８ミクロンの深さに存在し、ウエル領域のドレインサイドはゼロ深さの下側の略０．７乃至０．９ミクロンの深さに存在する。このように、ウエル領域１１４におけるネットドーピング濃度は、ソース領域１１８の近傍において例えば略１．０ｘ１０17など比較的高くて、シールド電極１２０ｂおよびドレイン領域１１２の近傍におけるウエル領域１１４の部分において略３．０ｘ１０16乃至略１．５ｘ１０16のドーパント濃度にまで減少する。ウエル領域１１４とドレイン領域１１２との界面は、ゼロ深さの下側から略０．８４乃至０．８６ミクロンに存在するドーパント濃度の最小値によって示されている。
閾値電圧および駆動電圧が酸化物の厚さおよびネットドーピング濃度に直接比例する故、上記したドーピングプロファイルは、ドレイン領域１１２の近傍で例えば略１００乃至１５００オングストロームの、実質的に厚い酸化物層の使用を可能にする。酸化物層の厚さが増加することによって、シールドゲート１２０ｂからスイッチゲート１２０ａまでの移行が可能となりチャネル領域１３２内における連続する電流流れが可能となる。
操作中に、シールド電極１２０ｂは、駆動電圧レベルを支持するのに十分な電位に引き上げられる又はバイアスが加えられる。結果として、シールド電極１２０ｂは、上述の如く従来の装置においてミラー容量を発生させる領域であるゲート‐ドレイン重なり領域を満たす。一旦そのゲート‐ドレイン重なり領域がシールド電極１２０ａによって満たされると、ＭＯＳＦＥＴ１００は、相対的に小なる電圧変化をスイッチ電極１２０ａに付与することにより、容易にオンおよび／又はオフに切り替えることができる。
図１０に示す如く、縦型トレンチＭＯＳＦＥＴとして構成されるＭＯＳＦＥＴ１００の製造は、工程フロー３００によって達成される。工程フロー３００は、ゲート１２０を形成する工程までトレンチゲート構造のＭＯＳＦＥＴを形成するための従来の工程フローとほぼ同一である。より詳細には、トレンチ１２４が従来のトレンチ形成工程３０２によりエッチングされる。その後、誘電体層１２８が、公知であり従来の第１誘電体層成膜工程によってトレンチ１２４の側壁および底部に形成される。これ以降、ＭＯＳＦＥＴ１００の製造工程３００は、従来の工程フローとは異なる。
第１誘電体層成膜ステップ３０４による誘電体層１２８の形成に続いて、伝導性材料の第１の層が、シールド電極形成ステップ３０６の一部として側壁酸化トレンチ１２４の中に形成される。その後、シールド電極エッチングステップ３０８によって、当該第１の伝導性材料層が、等方性のリアクティブイオンエッチング等を用いて所望の厚さにエッチングされる。次に、ゲート誘電体層１２８が、ゲート誘電体層エッチングステップ３１０においてエッチングされる。等方性のエッチングなどを用いるゲート誘電体層エッチングステップ３１０によって、誘電材料１２８に隣り合う伝導性材料１３０ｂが所定量除去され、それによってシールド電極１２０ｂのシルクハット構造１４４およびレッジ部１４６が形成される。１以上の追加エッチングステップ３１２が、シールド電極１２０ｂにおける鋭い縁部および／または角部を除去するために任意に実行される。その後、ゲート誘電体層１３８が、第２の誘電体層成膜ステップ３１４によって形成される。誘電体層１３８は、シールド電極１２０ｂのレッジ部１４６およびシルクハット状部１４４の上部表面（符号付与せず）を覆って、ならびにシールド電極１２０ｂの上側のトレンチ１２４の側壁を覆って形成される。その後、第２の伝導性材料層が、スイッチ電極形成ステップ３１６の一部としてトレンチ１２４の中に形成される。従来の処理および仕上げステップを含む残りの処理ステップ３１８は、公知である。
図５は、本発明のＭＯＳＦＥＴの第２実施例を示している。ＭＯＳＦＥＴ４００は、概してＭＯＳＦＥＴ１００と同様の二重オーバーラップゲート構造を含む表層ゲート構造の縦型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ１００と概して同様の多くの特徴および構造を含む。ＭＯＳＦＥＴ１００と同様に、ＭＯＳＦＥＴ４００はドレイン４１２、ウエル４１４、ボディ４１６、ソース４１８およびゲート構造４２０を含み、これらの全ては基板４２６の上に形成されている。ＭＯＳＦＥＴ１００とは対照的に、ＭＯＳＦＥＴ４００は表層ゲート構造の縦型ＭＯＳＦＥＴとして構成されている。しかし、ゲート構造１２０と同様に、ゲート構造４２０は、従来のＭＯＳＦＥＴ装置に対してミラー容量およびスイッチング損失が低減された二重オーバーラップゲート構造を含む。
ＭＯＳＦＥＴ４００は、Ｎ‐ドレイン領域４１２が形成されている上部層４２６ａを含むＮ+タイプ基板４２６の上に形成されている。Ｐタイプウエル領域群４１４が、ドレイン領域４１２の各々の領域の上に設けられている。不純物が多量に添加されたＰ+ボディ領域群４１６が、上部層４２６ａの上部表面（符号付与せず）においておよびウエル領域４１４の各々の一部に規定されている。さらに、ソース領域群４１８が、上部層４２６ａの該上部表面においておよびウエル領域４１４の各々の一部に形成されている。ソース領域４１８がボディ領域群４１６の間に配置されるように、ボディ領域４１６の近傍および／又は隣接してソース領域４１８が形成される。酸化物等のゲート誘電体層４２８は、上部層４１６ａの上部表面を覆って形成されている。ゲート誘電体層４２８は、ウエル領域４１４およびソース領域４１８を部分的に覆っている。
ＭＯＳＦＥＴ４００のゲート構造４２０は、ＭＯＳＦＥＴ１００のゲート構造１２０と同様に、スイッチ電極およびシールド電極に別々に分割されて互いに重なり合っている。ゲート構造４２０は、一対のスイッチ電極４２０ａと誘電体層４２８，４３４および４３８の上および／又はこれらを覆って設けられた一対のシールド電極４２０ｂとを含み、以下により詳細に説明されている。
スイッチ電極４２０ａは、不純物が添加されたポリシリコン等の伝導性材料層がゲート誘電体層４２８を覆って形成された後に２つの分離したスイッチ電極４２０ａを形成するようにエッチングされて、形成される。各スイッチ電極４２０ａの各々の一部は、対応するソース領域４１８およびウエル領域４１４の垂直方向の同一平面におよび／又はこれらの上方に配置される。その後、スイッチ電極４２０ａおよびゲート誘電体層４２８は、酸化物等からなる第２の誘電体層４３８によって覆われる。その後、スイッチ電極群４２０ａの間の領域におけるゲート誘電体層４２８上に重ねられた第２の誘電体層４３８の一部が、スイッチ電極４２０ａを覆う第２の誘電体層４３８の部分をそのまま残すようにしてエッチング工程によって除去される。
その後、第１および第２の誘電体層４２８および４３８を覆うように不純物が添加されたポリシリコン等の伝導性材料の第２の層を成膜することによって、シールド電極４２０ｂが形成される。伝導性材料からなる当該第２の層はシールド電極群４２０ｂを形成するようにエッチングされる。各シールド電極４２０ｂの各々の一部は、対応するウエル領域４１４および隣接するドレイン領域４１２の垂直方向の同一平面におよび／又はこれらの上方に配置され、これによって二重オーバーラップゲート構造４２０が形成される。より詳細には、シールド電極４２０ｂのエッチングによって、スイッチ電極４２０ａ上に（すなわち上に重なっている）伝導性材料の第２の層の所定部分がそのまま残される。このように、各シールド電極４２０ｂの一部が対応するスイッチ電極４２０ａの上方に重ねられて配置されて、従来のＭＯＳＦＥＴ装置に対してスイッチ時間が改善されてミラー容量が低減した二重オーバーラップ表層ゲート構造４２０が形成される。その後、インターレベル誘電体層４３４が、ゲート構造４２０ならびに誘電体層４２８および４３８の上に成膜される。
図６は、本発明のＭＯＳＦＥＴの他の実施例を示している。ＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ４００のゲート構造４２０と同様の二重オーバーラップ表層ゲート構造５２０を含む表層ゲート構造の縦型ＭＯＳＦＥＴとして構成されている。しかし、ゲート構造４２０において、各シールド電極４２０ｂの一部が対応するスイッチ電極４２０ａに重なっているのに対して、ゲート構造５２０の各スイッチ電極５２０ａは対応するシールド電極４２０ａに重なっている（すなわち上に重なる若しくは上方に配置されている）部分（符号付与せず）を含んでいる。ＭＯＳＦＥＴ５００の他の構造は、ＭＯＳＦＥＴ４００とほぼ同様であり、故に詳細に説明することを省略する。
図７は、本発明のＭＯＳＦＥＴの更なる実施例を示している。ＭＯＳＦＥＴ６００は、オーバーラップゲート構造６２０除いて、一般的な従来の構造である横型ＭＯＳＦＥＴとして構成される。ＭＯＳＦＥＴ６００のゲート構造６２０は、スイッチ電極６２０ａとゲート電極６２０ｂとに分割されて互いに重なり合っており、誘電体層６２８、６３４および６３８の上におよび／又はこれを覆って配置されており、以下により詳細に説明されている。
不純物が添加されたポリシリコン等の伝導性材料の層が、ゲート誘電体層６２８を覆って成膜されて、その後にシールド電極６２０ｂを形成するようにエッチングされて、その一部がウエル領域６１４およびドレイン領域６１２と垂直方向に同一平面におよび／又はこれらの上方に少なくとも部分的に配置されている。シールド電極６２０ａおよびゲート誘電体層６２８は、酸化物等の第２の誘電体層６３８で覆われる。エッチング処理が施されて、第２の誘電体層６３８によって覆われたシールド電極６２０ｂの上端部および側部を残し、さらにゲート誘電体層６２８から第２の誘電体層６３８が除去される。
その後、スイッチ電極６２０ａが、第１および第２の誘電体層６２８および６３８を覆う伝導性材料（不純物が添加されたポリシリコン等）の第２の層を成膜することによって形成される。その後、伝導性材料からなる当該第２の層はスイッチ電極６２０ａを形成するようにエッチングされて、その一部がウエル領域６１４およびソース領域６１８と垂直方向に同一平面および／又はこれらの上方に配置される。これによって、二重オーバーラップゲート構造６２０が形成される。より詳細には、スイッチ電極６２０ａの一部が第２の誘電体層６３８上に配置されかつシールド電極６２０ｂ上に重ねられており、その結果、従来のＭＯＳＦＥＴ装置に比べてスイッチ時間が改善されてかつミラー容量が低減されたオーバーラップゲート構造６２０が形成される。
図８は、本発明のＭＯＳＦＥＴの更なる実施例を示している。ＭＯＳＦＥＴ７００は、一般にＭＯＳＦＥＴ６００と概して同一である横型ＭＯＳＦＥＴとして構成されている。しかし、ＭＯＳＦＥＴ６００において、スイッチ電極６２０ａの一部がシールド電極６２０ｂの上に配置されて重ねられているのに対して、ＭＯＳＦＥＴ７００は、シールド電極７２０ｂの一部がスイッチ電極７２０ａの上に重ねられておよび／又は上に配置されて形成されている。ＭＯＳＦＥＴ７００のその他の構造は、ＭＯＳＦＥＴ６００とほぼ同様であり、故に詳細に説明することを省略する。
図９は、本発明のＭＯＳＦＥＴの更なる実施例を示している。ＭＯＳＦＥＴ８００は、トレンチゲート構造のＭＯＳＦＥＴとして構成されており、オーバーラップゲート構造８２０の構造上の細部を除いて概してＭＯＳＦＥＴ１００と同一である。オーバーラップゲート構造１２０に関して上述したように、凹部およびシルクハット構造を形成することによってゲート構造を重ねるよりはむしろ、ＭＯＳＦＥＴ８００は、スイッチおよびシールド電極の対向側および反対側の面をそれぞれ概して凹状面および凸状面に形成することによって、オーバーラップゲート構造８２０が実現されている。
より詳細には、ＭＯＳＦＥＴ８００は、トレンチ８２４の中に形成されたスイッチ電極８２０ａおよびシールド電極８２０ｂを有するオーバーラップゲート構造８２０を含む。スイッチ電極８２０ａは凸状下部表面８２１ａを有し、それに対してシールド電極８２０ｂは凹状上部表面８２１ｂを有する。誘電材料層８３８は凹状上部表面８２１ｂを覆って成膜されて、凹状上部表面８２１ｂとほぼ同様の凹部を有する上部表面が形成されている。スイッチ電極８２０ａは誘電材料８３８の凹状層を覆って形成され、スイッチ電極８２０ａの凸状下部表面８２１ａは凹状上部表面８２１ｂに概して補完する形状または凸状部を有して形成される。凹状上部表面８２１ｂの凹状面は、スイッチ電極８２０ａおよびシールド電極８２０ｂのそれぞれがトレンチ８２４の方向又は深さに対して互いに重なることを確実にする。このように、オーバーラップトレンチゲート構造８２０は、ＭＯＳＦＥＴ８００のスイッチング速度を改善し、ミラー容量を低減するように形成される。
図９に示されておりかつ上述されている実施例において、スイッチ電極８２０ａが凸状下部表面８２１ａを有し、シールド電極８２０ｂが凹状上部表面８２１ｂを有し、スイッチ電極８２０ａおよびシールド電極８２０ｂがそれぞれトレンチ８２４の方向又は深さに対して互いに重なり合うように、凹状上部表面８２１ｂの凹状面と凸状下部表面の凸状面が設けられている点に注意されなければならない。しかしながら、ＭＯＳＦＥＴ８００は、例えばスイッチ電極８２０ａが凹状下部表面８２１ａを有し、シールド電極８２０ｂが凸状上部表面８２１ｂを有し、スイッチ電極８２０ａおよびシールド電極８２０ｂがそれぞれトレンチ８２４の方向又は深さに対して互いに重なり合うように凸状上部表面８２１ｂの凸状面と凹状下部表面８２１の凹状面が設けられていて、これによってオーバーラップトレンチゲート構造を形成する、という変形構成を採用することとしても良い。
図２に示す如き実施例において、スイッチ電極１２０ａの側壁１４２およびシールド電極１２０ｂのシルクハット状部１４４はトレンチ１２４に対して軸方向又は深さ方向において少なくとも部分的に互いに重なり合っており、それによってオーバーラップゲート電極構造が形成されている。しかしながら、ＭＯＳＦＥＴ１００のゲートは、例えばスイッチ電極がシルクハット状部若しくは突出部を備えて形成され、シールド電極が凹部を備えて形成され、これによって本質的にＭＯＳＦＥＴ１００のゲート１２０を上下反対にした様なオーバーラップゲート電極構造に類似の構造が提供される、という変形構成を採用することができる。
本発明の好適な構成が記載されているものの、本発明は当該開示の精神および範囲内において更に修正することができる。従って、本出願は、本明細書において開示された一般的な原理を用いた本発明のあらゆる変形、使用、若しくは適合を含むことを企図している。更に、本出願は、本発明に属しかつ特許請求の範囲内にあって、当業者に公知であり慣例的な実施に属する上記開示から離れた範囲までも含むことを企図している。
従来のトレンチ金属酸化物半導体ゲート（ＭＯＳ‐ゲート）構造の概略断面図である。 本発明のＭＯＳ‐ゲート構造のある実施例の概略断面図である。 従来のＭＯＳ‐ゲート構造および図２のＭＯＳ‐ゲート構造に対するゲートスイッチ波形のプロット線である。 図２のＭＯＳ‐ゲート構造におけるウエルのネットドーピングプロファイルのプロット線である。 本発明のプレーナーＭＯＳＦＥＴのある実施例の概略断面図である。 本発明のプレーナーＭＯＳＦＥＴの第２実施例の概略断面図である。 本発明の横型ＭＯＳＦＥＴのある実施例の概略断面図である。 本発明の横型ＭＯＳＦＥＴの第２実施例の概略断面図である。 本発明のトレンチＭＯＳ‐ゲート構造のある実施例の概略断面図である。 図２の装置が製作される工程のある実施例を示している工程図である。

Claims (23)

  1. ドレイン領域とウエル領域とソース領域とを有する半導体装置のゲート構造であって、
    前記ドレイン領域および前記ウエル領域と共通の面を有しているシールド電極と、
    前記シールド電極と前記ドレインおよびウエル領域との間に配置されている第１の誘電体層と、
    前記ウエル領域および前記ソース領域と共通の面を有しているスイッチ電極と、
    前記スイッチ電極と前記ウエルおよびソース領域との間に配置されている第２の誘電体層と、
    前記シールド電極と前記スイッチ電極との間に配置されている第３の誘電体層と、を含むことを特徴とするゲート構造。
  2. 前記第２および第３の誘電体層は同一の誘電材料の層であることを特徴とする請求項１記載のゲート構造。
  3. 前記第１および第２の誘電体層は同一の誘電材料の層であることを特徴とする請求項１記載のゲート構造。
  4. 前記スイッチ電極の一部と前記シールド電極の一部とが共通の面に配置されていることを特徴とする請求項１記載のゲート構造。
  5. 前記スイッチ電極の一部と前記シールド電極の一部と前記ウエル領域の一部とが共通の面に配置されていることを特徴とする請求項１記載のゲート構造。
  6. 前記共通の面は概して水平面であることを特徴とする請求項５のゲート構造。
  7. 前記共通の面は概して垂直面であることを特徴とする請求項５記載のゲート構造。
  8. 前記スイッチ電極および前記シールド電極はそれぞれ伝導性材料の層からなることを特徴とする請求項１記載のゲート構造。
  9. 前記第１、第２および第３の誘電体層は酸化物からなることを特徴とする請求項１記載のゲート構造。
  10. 基板を有する半導体装置であって、
    前記基板上に配置された第１の伝導タイプを有するウエル領域と、
    前記ウエル領域内に設けられて第２の伝導タイプを有するソース領域と、
    前記ウエル領域に隣り合って配置されており前記第２の伝導タイプを有するドレイン領域と、
    前記ドレイン領域および前記ウエル領域と共通の面を有しているシールド電極と、前記シールド電極と前記ドレインおよびウエル領域との間に配置されている第１の誘電体層と、前記ウエル領域および前記ソース領域と共通の面を有しているスイッチ電極と、前記スイッチ電極と前記ウエルおよびソース領域との間に配置されている第２の誘電体層と、前記シールド電極と前記スイッチ電極との間に配置されている第３の誘電体層と、を含むゲート構造と、を含むことを特徴とする半導体装置。
  11. 前記ウエル領域によって少なくとも部分的に規定されて前記ソース領域に隣り合っているトレンチを更に含み、前記トレンチ内に前記ゲート構造が少なくとも部分的に配置されて、縦型ＭＯＳＦＥＴを構成していることを特徴とする請求項１０記載の半導体装置。
  12. 前記シールド電極および前記スイッチ電極は前記トレンチの深さ範囲の一部に沿って互いに重なり合っていることを特徴とする請求項１０記載の半導体装置。
  13. 前記シールド電極はシルクハット状部を有し、前記スイッチ電極は側壁と前記側壁によって規定された凹部とを有し、前記側壁が前記トレンチの深さ範囲の一部に沿って前記シルクハット状部と重なるように前記凹部内に前記シルクハット状部が少なくとも部分的に配置されている、ことを特徴とする請求項１２記載の半導体装置。
  14. 前記側壁は前記トレンチ内の深さの所定範囲において前記シルクハット状部と重なり、前記所定範囲の深さは前記ウエル領域に対応して隣り合っている、ことを特徴とする請求項１３記載の半導体装置。
  15. 前記シールド電極は凸状上部表面を有し、前記スイッチ電極は凹状下部表面を有し、前記トレンチの深さ範囲の一部に沿って前記スイッチ電極および前記シールド電極が互いに重なり合うように前記凹状下部表面は前記凸状上部表面と概して補完しあうことを特徴とする請求項１２記載の半導体装置。
  16. 前記スイッチ電極および前記シールド電極は前記トレンチ内の深さの所定範囲において互いに重なり合い、前記深さの所定範囲は前記ウエル領域に対応しかつこれに隣り合うことを特徴とする請求項１５記載の半導体装置。
  17. 前記シールド電極は凹状上部表面を有し、前記スイッチ電極は凸状下部表面を有し、前記トレンチの深さ範囲の一部に沿って前記スイッチ電極および前記シールド電極が互いに重なり合うように前記凸状下部表面は前記凹状上部表面と概して補完しあうことを特徴とする請求項１２記載の半導体装置。
  18. 前記スイッチ電極および前記シールド電極は前記トレンチ内の深さの所定範囲において互いに重なり合い、前記深さの所定範囲は前記ウエル領域に対応しかつこれに隣り合うことを特徴とする請求項１５記載の半導体装置。
  19. 前記スイッチ電極は前記ソースおよびウエル領域を少なくとも部分的に覆って配置され、前記シールド電極は前記ウエルおよびドレイン領域を少なくとも部分的に覆って配置され、縦型ＭＯＳＦＥＴを構成していることを特徴とする請求項１０記載の半導体装置。
  20. 前記シールド電極および前記スイッチ電極は前記ウエル領域を覆って互いにオーバーラップしていることを特徴とする請求項１９記載の半導体装置。
  21. 前記スイッチ電極は前記ソースおよびウエル領域を少なくとも部分的に覆って配置され、前記シールド電極は前記ウエルおよびドレイン領域を少なくとも部分的に覆って配置され、横型ＭＯＳＦＥＴを構成していることを特徴とする請求項１０記載の半導体装置。
  22. 前記シールド電極および前記スイッチ電極が前記ウエル領域を覆って互いにオーバーラップしていることを特徴とする請求項２１記載の半導体装置。
  23. 半導体のウエル領域において前記半導体のソース領域に隣り合うトレンチをエッチングする工程と、
    前記トレンチの壁部および底部に第１の誘電体層を設ける工程と、
    第１の伝導性材料層を配置する工程と、
    前記第１の伝導性材料層がシールド電極を形成ようにエッチングする工程と、
    前記第１の誘電体層をエッチングする工程と、
    前記シールド電極を覆いかつ前記トレンチの壁部を覆う第２の誘電体層を形成する工程と、
    前記トレンチの中で前記第２の誘電体層の上へスイッチ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
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