CN101542741B - 沟槽栅型晶体管及其制造方法 - Google Patents

沟槽栅型晶体管及其制造方法 Download PDF

Info

Publication number
CN101542741B
CN101542741B CN2008800006481A CN200880000648A CN101542741B CN 101542741 B CN101542741 B CN 101542741B CN 2008800006481 A CN2008800006481 A CN 2008800006481A CN 200880000648 A CN200880000648 A CN 200880000648A CN 101542741 B CN101542741 B CN 101542741B
Authority
CN
China
Prior art keywords
groove
film
photoresist
semiconductor layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008800006481A
Other languages
English (en)
Other versions
CN101542741A (zh
Inventor
岛田聪
山冈义和
藤田和范
田部智规
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN101542741A publication Critical patent/CN101542741A/zh
Application granted granted Critical
Publication of CN101542741B publication Critical patent/CN101542741B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明用于在沟槽栅型晶体管中实现栅极电容的降低、结晶缺陷发生的抑制及栅极耐压的提高。在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)的底部及其附近，形成在角部(12A、12B)处带有圆度且厚度均匀的硅氧化膜(15A)。另外，在沟槽(14)的侧壁的上方，形成比硅氧化膜(15A)薄、在角部(12C、12D)处带有圆度的硅氧化膜(15B)。并且，形成从沟槽(14)内向外侧延伸的栅电极(18)。基于厚的硅氧化膜(15A)可降低栅极电容，基于其上方薄的硅氧化膜(15B)可确保优良的晶体管特性。另外，基于角部(12A、12B)的圆度，不易发生结晶缺陷，并且使栅极电场分散，提高栅极耐压。

Description

沟槽栅型晶体管及其制造方法
技术领域
本发明涉及沟槽栅型(trench gate)晶体管及其制造方法。
背景技术
DMOS晶体管是双重扩散的MOS场效应型晶体管，作为电源电路或驱动电路等的电力用半导体元件而被使用。作为DMOS晶体管的一种，公知有沟槽栅型晶体管。
该沟槽栅型晶体管如图27所示，在形成于半导体层112的沟槽114内形成栅极绝缘膜115，覆盖沟槽114内的栅极绝缘膜115地形成了栅电极116。另外，在沟槽114的侧壁的半导体层112的表面，通过垂直方向的双重扩散，形成未图示的主体(body)层和源极层。
此外，例如在日本专利公开公报2005-322949号、2003-188379号、2005-510087号中针对沟槽栅型晶体管进行了记载。
但是，在现有的沟槽栅型晶体管中，存在着栅极电容(由栅电极116、栅极绝缘膜115、半导体层112构成)大，沟槽114附近的半导体层112中容易发生结晶缺陷，因栅电场的集中导致栅极耐压降低等问题。
发明内容
本申请所公开的发明中，主要的技术方案如下所述。
本发明的沟槽栅型晶体管的特征在于，具备：半导体层；形成于所述半导体层，且具有短边和长边的沟槽；形成于所述沟槽之内，延伸到所述沟槽之外的所述半导体层上的栅极绝缘膜；形成在所述栅极绝缘膜上的栅电极；形成在所述半导体层的表面附近，与所述沟槽的侧壁上的所述栅极绝缘膜相接的主体层，所述沟槽从底面到侧壁为圆弧，所述栅极绝缘膜在沿所述沟槽的长边方向的侧壁上方具有第一膜厚，在沿所述沟槽的长边方向的侧壁的下方及所述沟槽的底面具有比所述第一膜厚厚的第二膜厚，所述栅极绝缘膜还在从沿所述沟槽的短边方向的侧壁到所述沟槽外的所述半导体层上具有所述第二膜厚，所述栅电极具有从所述沟槽内延伸到所述沟槽外的所述栅极绝缘膜上的伸出部，该伸出部形成在具有所述第二膜厚的所述栅极绝缘膜上。
根据该结构，由于栅极绝缘膜的膜厚在所述沟槽的侧壁的下方及所述沟槽的底面变厚，所以相应地可降低栅极电容。另外，由于所述栅极绝缘膜在所述沟槽的侧壁的上方变薄，所以，可确保优良的晶体管特性(低阈值、低导通电阻)。另外，由于所述沟槽从底面到侧壁为圆弧，所以，不仅沟槽附近的半导体层中难以发生结晶缺陷，而且可使栅电场分散，结果可提高栅极耐压。
另外，沟槽栅型晶体管的制造方法的特征在于，包括：在半导体层上形成沟槽的工序；通过对形成了所述沟槽的半导体层进行热氧化，而在包括所述沟槽内的所述半导体层的表面形成氧化膜的工序；在所述氧化膜上形成光致抗蚀增强膜的工序；在所述光致抗蚀增强膜上包括所述沟槽内而形成光致抗蚀层的工序；通过对所述光致抗蚀层及所述光致抗蚀增强膜进行蚀刻，仅在所述沟槽内残留所述光致抗蚀层及所述光致抗蚀增强膜，来露出所述氧化膜的工序；以所述光致抗蚀层及所述光致抗蚀增强膜为掩模对露出的所述氧化膜进行蚀刻，将所述半导体层的表面及所述沟槽的侧壁上方的所述氧化膜除去的工序；除去所述光致抗蚀层及所述光致抗蚀增强膜的工序；通过热氧化形成栅极氧化膜的工序，所述栅极氧化膜在所述沟槽的侧壁上方具有第一膜厚，在所述沟槽的侧壁下方及所述沟槽的底面具有比第一膜厚厚的第二膜厚；在所述栅极氧化膜上形成栅电极的工序；在所述沟槽的侧壁上与所述栅极氧化膜相接地形成主体层的工序。
另外，沟槽栅型晶体管的制造方法的特征在于，包括：在半导体层上形成沟槽的工序；通过对形成了所述沟槽的半导体层进行热氧化，在包括所述沟槽内的所述半导体层的表面形成氧化膜的工序；在所述氧化膜上形成光致抗蚀增强膜的工序；在所述光致抗蚀增强膜上包括所述沟槽内形成BARC的工序；在所述BARC上包括所述沟槽内形成光致抗蚀层的工序；通过曝光及显影，在活性化区域上的所述光致抗蚀层形成开口，露出所述活性化区域上的BARC的工序；以所述光致抗蚀层为掩模，通过对所述BARC及所述光致抗蚀增强膜进行蚀刻，在所述沟槽内残留所述BARC及所述光致抗蚀增强膜，来露出所述氧化膜的工序；以所述光致抗蚀层及所述光致抗蚀增强膜为掩模对露出的所述氧化膜进行蚀刻，将所述半导体层的表面及所述沟槽的侧壁上方的所述氧化膜除去的工序；除去所述光致抗蚀层、所述BARC及所述光致抗蚀增强膜的工序；通过热氧化形成栅极氧化膜的工序，所述栅极氧化膜在所述沟槽的侧壁上方具有第一膜厚，在所述沟槽的侧壁下方及所述沟槽的底面具有比第一膜厚厚的第二膜厚；在所述栅极氧化膜上形成栅电极的工序；在所述沟槽的侧壁上与所述栅极氧化膜相接地形成主体层的工序。
根据本发明的沟槽栅型晶体管及其制造方法，可降低栅极电容。另外，能够抑制结晶缺陷的发生，并且能够提高栅极耐压。
附图说明
图1是对本发明的第一及第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的俯视图。
图2是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图3是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图4是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图5是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图6是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图7是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图8是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图9是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图10是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图11是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图12是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图13是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图14是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图15是对本发明的第一实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图16是对本发明的第一及第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的俯视图。
图17是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图18是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图19是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图20是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图21是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图22是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图23是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图24是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图25是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图26是对本发明的第二实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的剖视图。
图27是对现有例的沟槽栅型晶体管及其制造方法进行说明的剖视图。
具体实施方式
[第一实施方式]
参照附图对本发明的第一实施方式进行说明。图1是对本实施方式涉及的沟槽栅型晶体管及其制造方法进行说明的俯视图。而图2的(A)～图14的(A)是沿着图1的A-A线的剖视图，图2的(B)～图14的(B)是沿着图1的B-B线的剖视图。在以下的说明中，将沟槽栅型晶体管简称为晶体管。另外，该晶体管的导电型没有被限定，以下的说明中针对N沟道(channel)型的情况进行说明。
首先，参照图1对本实施方式涉及的晶体管的概略俯视结构进行说明。这里，仅对主要的构成要素进行说明。该晶体管中，在P型半导体基板10上形成有N+型半导体层11、N-型半导体层12，在N-型半导体层12的表面侧通过形成有主体层19的区域，形成有具有短边和长边的多个沟槽14。各沟槽14中，隔着栅极绝缘膜(未图示)形成有栅电极18。各栅电极18在各沟槽14的一端连接，并向沟槽14之外延伸。向沟槽14之外延伸的栅电极18通过设置于层间绝缘膜(未图示)的接触孔H1与布线(未图示)连接。
此外，还可以与该晶体管邻接，在同一N-型半导体层12上形成其他的高耐压MOS晶体管(未图示)。
以下，参照附图，对本实施方式的沟槽栅型晶体管及其制造方法进行说明。
如图2所示，通过在向P型半导体基板10的表面掺杂了N型杂质之后，使半导体层外延生长，来形成N+型半导体层11及N-型半导体层12。以下，以半导体基板10为单晶硅基板，N+型半导体层11及N-型半导体层12为单晶硅半导体层进行说明，但不限定于此。接着，通过CVD法或热氧化处理在N-型半导体层12上形成硅氧化膜13。进而，在硅氧化膜13上形成具有开口部M1的抗蚀层R1。开口部M1具备具有短边和长边的多个长方形。
接着，如图3所示，以抗蚀层R1为掩模，对硅氧化膜13进行蚀刻，在硅氧化膜13上形成开口部13M。在除去抗蚀层R1之后，以硅氧化膜13为硬质掩模(hard mask)，对N-型半导体层12进行蚀刻，与开口部13M对应地形成具有短边和长边的多个沟槽14。该蚀刻例如是使用了含有SF6的蚀刻气体的干蚀刻。因此，沟槽14的底部处的N-型半导体层12的角部12A、12B带有圆度(即为圆弧(ラウンド))而形成。优选沟槽14的深度约为1.5μm，其长边约为50μm，其短边约为0.5μm。然后，除去硅氧化膜13。
接着，如图4所示，对包括沟槽14内的N-型半导体层12进行热氧化处理，形成硅氧化膜15A。优选此时的硅氧化膜15A的厚度约为100nm。硅氧化膜15A反映了沟槽14的底部处的N-型半导体层12的角部12A、12B的圆度，从沟槽14的底部到侧壁带有圆度(即为圆弧)而形成。另外，硅氧化膜15A通过该热氧化处理，在从沟槽14内延伸到沟槽14外侧的N-型半导体层12上的部分、即沟槽14的侧壁的上端，带有圆度(即为圆弧)而形成。这里，若着眼于硅氧化膜15A与N-型半导体层12的界面，则沟槽14的侧壁的上端处的N-型半导体层12的角部12C、12D带有圆度(即为圆弧)。
此外，当在同一N-型半导体层12上形成其他的高耐压MOS晶体管时，硅氧化膜15A与该栅极氧化膜同时形成。而且，硅氧化膜15A的膜厚基于MOS晶体管的耐压特性而改变。
接着，如图5所示，在包括沟槽14内的硅氧化膜15A上，通过CVD法等形成光致抗蚀增强膜16。光致抗蚀增强膜16用于防止在后述的湿蚀刻工序中，蚀刻溶液侵入到光致抗蚀层R1与硅氧化膜15A的界面，导致应该残存的部位的硅氧化膜15A受到损失。优选光致抗蚀增强膜16由硅氮化膜构成，其厚度约为60nm。
接着，如图6所示，在包括沟槽14内的光致抗蚀增强膜16上形成光致抗蚀层R2。然后，如图7所示，通过反蚀刻(エツチングバツク)，除去光致抗蚀层R2及光致抗蚀增强膜16的一部分。由此，光致抗蚀层R2及光致抗蚀增强膜16仅残存在沟槽14内，从沟槽14的端部到外侧露出硅氧化膜15A。
接着，如图8所示，以光致抗蚀层R2及光致抗蚀增强膜16为掩模，对露出的硅氧化膜15A进行蚀刻。优选该蚀刻是利用了氢氟酸系蚀刻溶液的湿蚀刻。由此，从N-型半导体层12的表面及沟槽14的侧壁的上方(即沟槽14的开口部附近的区域)到沟槽14的外侧，除去了硅氧化膜15A，露出N-型半导体层12。沟槽14内被除去的硅氧化膜15A的区域，从沟槽14的开口部朝向底部约为600nm～1μm。然后，如图9所示，除去光致抗蚀层R2及光致抗蚀增强膜16。
接着，如图10所示，通过对N-型半导体层12进行热氧化处理，从沟槽14的侧壁的上方到沟槽14的外侧，形成比沟槽14底部的硅氧化膜15A薄的硅氧化膜15B。沟槽14的侧壁的上端处的硅氧化膜15B反映了N-型半导体层12的角部12C、12D的圆度，带有圆度(即为圆弧)而形成。硅氧化膜15A及硅氧化膜15B作为栅极绝缘膜发挥功能。
沟槽14侧壁上方的薄的硅氧化膜15B的厚度(本发明的第一膜厚的一个例子)约为7nm～20nm，优选约为15nm。另外，沟槽14底部的硅氧化膜15A的厚度(本发明的第二膜厚的一个例子)约为50nm～200nm，优选约为100nm。
接着，如图11所示，形成覆盖硅氧化膜15A及硅氧化膜15B的多晶硅层18P，对其进行杂质的掺杂。优选该杂质是N型杂质。
然后，如图12所示，在多晶硅层18P上的与沟槽14的端部局部重叠的区域形成光致抗蚀层R3。接着，以光致抗蚀层R3为掩模，通过对多晶硅层18P进行蚀刻，形成从各沟槽14延伸到其外侧端部的栅电极18。从沟槽14内向其外侧延伸的栅电极18的伸出部18S，在带有圆度的角部12C处与薄的硅氧化膜15B相接。另外，各栅电极18在沟槽14的外侧的硅氧化膜15B上相互连接。该蚀刻例如是等离子蚀刻。然后，除去光致抗蚀层R3。
接着，如图13所示，在N-型半导体层12中，通过沿垂直方向向各沟槽14的周围离子注入P型杂质，形成P型主体层19。进而，通过沿着各沟槽14的长边方向向主体层19的表面离子注入N型杂质，形成源极层21。此外，为了调整主体层19和源极层21的活性化与杂质分布，优选进行热处理。
接着，如图14所示，形成覆盖硅氧化膜15B及栅电极18的层间绝缘膜24。在层间绝缘膜24上形成通过设置于层间绝缘膜24的接触孔H1与栅电极18连接的布线层25。另外，在层间绝缘膜24上形成通过设置于硅氧化膜15B及层间绝缘膜24的接触孔H2与源极层21连接的源电极23。
在如此完成的晶体管中，如果从布线层25向栅电极18施加阈值以上的电位，则沟槽14的侧壁的主体层19的表面反转为N型，形成沟道。由此，可以在成为源电极23和漏极D的N-型半导体层12及N+型半导体层11之间流动电流。
并且，由于在沟槽14的底部及其附近的侧壁较厚地形成了硅氧化膜15A，所以，可降低栅极电容(由栅电极18、硅氧化膜15A及N-型半导体层12构成)。
另外，由于在沟槽14的底部及其附近的侧壁，N-型半导体层12的角部12A、12B带有圆度，所以，N-型半导体层12不易发生结晶缺陷，而且，可使硅氧化膜15A的厚度均匀、栅电场分散，抑制栅极耐压的降低。
另一方面，在沟槽14的侧壁的上方，由于在晶体管的活性化区域(形成主体层19的区域)中形成了薄的硅氧化膜15B作为栅极绝缘膜，所以，可得到优良的晶体管特性(低阈值、低导通电阻)。
并且，在沟槽14的侧壁的上端，由于在栅电极18的伸出部18S的附近，硅氧化膜15B反映了N-型半导体层12的角部12C、12D地带有圆度而形成，所以，可降低栅电极18与N-型半导体层12之间的栅极漏电流。
另外，作为本实施方式的变形例，可以如图15所示，形成漏极伸出部26及漏电极27。该情况下，在形成层间绝缘膜24之前，在N-型半导体层12上形成开口部12H，然后在该开口部12H内形成绝缘膜28，掩埋漏极伸出部26。之后，形成层间绝缘膜24，并形成贯通层间绝缘膜24的贯通孔H3，在该贯通孔H3内形成与漏极伸出部26连接的漏电极27。
另外，作为本实施方式的其他变形例，栅电极18可以不像图1所示那样在各沟槽14的端部相互连接，而如图16的俯视图所示，按每个沟槽14分离、孤立形成。其他的结构与图1同样。由此，在对多晶硅层18P的蚀刻为等离子蚀刻时，由于由该多晶硅层18P构成的栅电极18的面积减小，所以，可极力抑制对栅电极18的等离子损伤。从而，可提高晶体管的可靠性。
[第二实施方式]
参照附图对本发明的第二实施方式进行说明。该晶体管的概略俯视结构与图1相同。
下面，参照附图对本实施方式的沟槽栅型晶体管及其制造方法进行说明。图17的(A)～图26的(A)是沿着图1的A-A线的剖视图，图17的(B)～图26的(B)是沿着图1的B-B线的剖视图。在图17～图26中，对与图2～图14相同的结构要素赋予同一符号。
首先，与第一实施方式中的图2～图5的工序同样，在半导体基板10上形成N+型半导体层11及N-型半导体层12，并在N-型半导体层12上形成沟槽14。在包括沟槽14内的N-型半导体层12上，形成与硅氧化膜15A同样的硅氧化膜35A及与光致抗蚀增强膜16同样的光致抗蚀增强膜36。
此外，当在同一N-型半导体层12上形成其他的高耐压MOS晶体管时，硅氧化膜35A与该栅极氧化膜同时形成。另外，硅氧化膜35A的膜厚基于MOS晶体管的耐压特性而改变。
接着，如图17所示，在包括沟槽14内的光致抗蚀增强膜36上，形成作为反射防止层之一的BARC(Bottom Anti-Reflection Coating)37。进而，在包括沟槽14内的BARC37上形成光致抗蚀层R4。BARC37具有作为流体形成后发生固化的性质，且具有在光致抗蚀层R4的光刻工序中不被除去的性质。基于该性质，沟槽14底部的BARC37的厚度比从其上方的侧壁开始延伸到沟槽14之外的BARC37的厚度形成得厚。如果是具有这种性质的材料，则可以替代BARC37而形成其他的材料。例如，在光致抗蚀层R4为正型光致抗蚀层的情况下，可以替代BARC37形成负型光致抗蚀层。
接着，如图18所示，通过光刻工序、即曝光及显影在光致抗蚀层R4上设置开口部M4。开口部M4在N-型半导体层12中成为晶体管的活性化区域的区域上开口。这里，晶体管的活性化区域是包括形成主体层19的区域的区域。以下，将晶体管的活性化区域简称为活性化区域。
然后，如图19所示，以光致抗蚀层R4为掩模，通过蚀刻除去光致抗蚀增强膜36及BARC37。该蚀刻中，在沟槽14外侧的活性化区域上除去光致抗蚀增强膜36及BARC37，露出硅氧化膜35A。另一方面，在沟槽14内残存光致抗蚀增强膜36及BARC37。这是由于在沟槽14内和外侧，BARC37的厚度不同，因此，沟槽14的外侧的BARC37与比其厚的沟槽14内底部的BARC37相比，先被蚀刻除去。
此外，当在光致抗蚀层R4为正型的情况下，通过图18的光刻工序设置开口部M4时，由于沟槽14底部的光的漫反射被作为反射防止层的BARC37抑制，所以，在所需的区域，光致抗蚀层R4容易残留在BARC37上。由此，能够可靠地使沟槽14内的BARC37的蚀刻比沟槽14的外侧慢。
接着，如图20所示，以光致抗蚀层R4、沟槽14内的光致抗蚀增强膜36及BARC37为掩模，对硅氧化膜35A进行蚀刻。由此，可除去沟槽14外侧的N-型半导体层12的表面、及沟槽14的侧壁上方(即沟槽14的开口部附近的区域)的硅氧化膜35A。沟槽14内被除去的硅氧化膜35A的区域，从沟槽14的开口部朝向底部约为600nm～1μm。然后，如图21所示，除去光致抗蚀层R4、光致抗蚀增强膜36及BARC37。  
然后，如图22所示，通过进行热氧化处理，在作为活性化区域的从沿着沟槽14的长边方向的侧壁的上方到沟槽14的外侧，形成比沟槽14底部的硅氧化膜35A薄的硅氧化膜35B。另一方面，沿着沟槽14的短边方向的侧壁的上端处的硅氧化膜35A进一步增加厚度，而且，反映了N-型半导体层12的角部12C的圆度，带有圆度(即为圆弧)而形成。硅氧化膜35A及硅氧化膜35B作为栅极绝缘膜发挥功能。
薄的硅氧化膜35B的厚度(本发明的第一膜厚的一个例子)约为7nm～20nm，优选约为15nm。而厚的硅氧化膜35A的厚度(本发明的第二膜厚的一个例子)约为50nm～200nm，优选约为100nm。
接着，如图23所示，形成覆盖硅氧化膜35A及硅氧化膜35B的多晶硅层38P，并对其进行杂质的掺杂。优选该杂质为N型杂质。
然后，如图24所示，在多晶硅层38P上的与沟槽14的端部局部重叠的区域形成光致抗蚀层R5。接着，通过以光致抗蚀层R5为掩模，对多晶硅层38P进行蚀刻，形成从各沟槽14延伸到其外侧的端部的栅电极38。从沟槽14内延伸到其外侧的栅电极38的伸出部18S，在带有圆度的角部12C处与厚的硅氧化膜35A相接。另外，各栅电极38在沟槽14的外侧相互连接。该蚀刻例如是等离子蚀刻。然后，除去光致抗蚀层R5。
接着，如图25所示，与第一实施方式同样，在N-型半导体层12中形成主体层19。进而，在主体层19的表面形成源极层21。此外，为了调整主体层19和源极层21的活性化与杂质分布，优选进行热处理。
接着，如图26所示，形成覆盖硅氧化膜35A、35B及栅电极38的层间绝缘膜24。在层间绝缘膜24上，形成通过设置于层间绝缘膜24的接触孔H1与栅电极38连接的布线层25。而且，在层间绝缘膜24上形成通过设置于硅氧化膜35B及层间绝缘膜24的接触孔H2与源极层21连接的源电极23。
在如此完成的晶体管中，如果从布线层25向栅电极38施加阈值以上的电位，则沟槽14的侧壁的主体层19的表面反转为N型，形成沟道。由此，可以在成为源电极23和漏极D的N-型半导体层12及N+型半导体层11之间流动电流。
并且，由于在沟槽14的底部及其附近的侧壁较厚地形成了硅氧化膜35A，所以，可降低栅极电容(由栅电极38、硅氧化膜35A及N-型半导体层12构成)。
另外，由于在沟槽14的底部及其附近的侧壁，N-型半导体层12的角部12A、12B带有圆度，所以，不仅N-型半导体层12难以发生结晶缺陷，而且，可使硅氧化膜35A的厚度均匀、栅电场分散，抑制栅极耐压的降低。
另一方面，在沟槽14的侧壁的上方，由于在晶体管的活性化区域(形成主体层19的区域)中形成了薄的硅氧化膜35B作为栅极绝缘膜，所以，可得到优良的晶体管特性(低阈值、低导通电阻)。
并且，在沟槽14的侧壁的上端，通过在栅电极38的伸出部38S的附近，硅氧化膜35A作为厚的栅极绝缘膜发挥功能，可将栅电极38的伸出部38S与N-型半导体层12的角部12C的距离确保得长。且该处的硅氧化膜35A反映了N-型半导体层12的角部12C地带有圆度而形成。由此，可降低栅电极38与N-型半导体层12的角部12C之间的栅极漏电流。
此外，作为本实施方式的变形例，可以与第一实施方式的图15所示的情况相同，形成漏极伸出部26及漏电极27。该情况下，在形成层间绝缘膜24之前，在N-型半导体层12上形成开口部12H，然后在该开口部12H内形成绝缘膜28，掩埋漏极伸出部26。之后，形成层间绝缘膜24，并形成贯通层间绝缘膜24的贯通孔H3，在该贯通孔H3内形成与漏极伸出部26连接的漏电极27。
另外，作为本实施方式的其他变形例，栅电极88可以与第一实施方式的图16所示的情况同样，按每个沟槽14分离、孤立形成。该情况下，也能够得到与第一实施方式同等的效果。
此外，本发明不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行变更。例如，上述实施方式中对N沟道型的晶体管进行了说明，但通过将源极层21、主体层19等的导电型变更为相反导电型，还可将本发明应用到P沟道型晶体管中。
另外，本发明还能够应用到具有沟槽栅型的IGBT等掩埋栅电极的器件中。

Claims (11)

1.一种沟槽栅型晶体管，其特征在于，具备：
半导体层；
形成于所述半导体层，且具有短边和长边的沟槽；
形成于所述沟槽之内，延伸到所述沟槽之外的所述半导体层上的栅极绝缘膜；
形成在所述栅极绝缘膜上的栅电极；
形成在所述半导体层的表面附近，与所述沟槽的侧壁上的所述栅极绝缘膜相接的主体层，
所述沟槽从底面到侧壁为圆弧，
所述栅极绝缘膜在沿所述沟槽的长边方向的侧壁上方具有第一膜厚，在沿所述沟槽的长边方向的侧壁的下方及所述沟槽的底面具有比所述第一膜厚厚的第二膜厚，
所述栅极绝缘膜还在从沿所述沟槽的短边方向的侧壁到所述沟槽外的所述半导体层上具有所述第二膜厚，
所述栅电极具有从所述沟槽内延伸到所述沟槽外的所述栅极绝缘膜上的伸出部，该伸出部形成在具有所述第二膜厚的所述栅极绝缘膜上。
2.根据权利要求1所述的沟槽栅型晶体管，其特征在于，
具有所述第二膜厚的所述栅极绝缘膜从所述沟槽的底面到侧壁为圆弧的部分被覆盖为大致均一膜厚。
3.根据权利要求1所述的沟槽栅型晶体管，其特征在于，
所述主体层至少与所述栅极绝缘膜的具有所述第一膜厚的部分相接。
4.根据权利要求1或3所述的沟槽栅型晶体管，其特征在于，
所述栅极绝缘膜在从所述沟槽内延伸到所述沟槽之外的所述半导体层上的部分为圆弧。
5.根据权利要求1所述的沟槽栅型晶体管，其特征在于，
所述栅极绝缘膜与在所述半导体层的表面形成的高耐压MOS晶体管的栅极绝缘膜同时形成。
6.一种沟槽栅型晶体管的制造方法，其特征在于，包括：
在半导体层上形成沟槽的工序；
通过对形成了所述沟槽的半导体层进行热氧化，而在包括所述沟槽内的所述半导体层的表面形成氧化膜的工序；
在所述氧化膜上形成光致抗蚀增强膜的工序；
在所述光致抗蚀增强膜上包括所述沟槽内而形成光致抗蚀层的工序；
通过对所述光致抗蚀层及所述光致抗蚀增强膜进行蚀刻，仅在所述沟槽内残留所述光致抗蚀层及所述光致抗蚀增强膜，来露出所述氧化膜的工序；
以所述光致抗蚀层及所述光致抗蚀增强膜为掩模对露出的所述氧化膜进行蚀刻，将所述半导体层的表面及所述沟槽的侧壁上方的所述氧化膜除去的工序；
除去所述光致抗蚀层及所述光致抗蚀增强膜的工序；
通过热氧化形成栅极氧化膜的工序，所述栅极氧化膜在所述沟槽的侧壁上方具有第一膜厚，在所述沟槽的侧壁下方及所述沟槽的底面具有比第一膜厚厚的第二膜厚；
在所述栅极氧化膜上形成栅电极的工序；
在所述沟槽的侧壁上与所述栅极氧化膜相接地形成主体层的工序。
7.根据权利要求6所述的沟槽栅型晶体管的制造方法，其特征在于，
所述光致抗蚀增强膜是硅氮化膜。
8.根据权利要求6或7所述的沟槽栅型晶体管的制造方法，其特征在于，
在形成所述氧化膜的工序中，按照所述氧化膜在从所述沟槽内延伸到所述沟槽之外的所述半导体层上的部分为圆弧的方式进行热氧化。
9.一种沟槽栅型晶体管的制造方法，其特征在于，包括：
在半导体层上形成沟槽的工序；
通过对形成了所述沟槽的半导体层进行热氧化，在包括所述沟槽内的所述半导体层的表面形成氧化膜的工序；
在所述氧化膜上形成光致抗蚀增强膜的工序；
在所述光致抗蚀增强膜上包括所述沟槽内形成BARC的工序；
在所述BARC上包括所述沟槽内形成光致抗蚀层的工序；
通过曝光及显影，在活性化区域上的所述光致抗蚀层形成开口，露出所述活性化区域上的BARC的工序；
以所述光致抗蚀层为掩模，通过对所述BARC及所述光致抗蚀增强膜进行蚀刻，在所述沟槽内残留所述BARC及所述光致抗蚀增强膜，来露出所述氧化膜的工序；
以所述光致抗蚀层及所述光致抗蚀增强膜为掩模对露出的所述氧化膜进行蚀刻，将所述半导体层的表面及所述沟槽的侧壁上方的所述氧化膜除去的工序；
除去所述光致抗蚀层、所述BARC及所述光致抗蚀增强膜的工序；
通过热氧化形成栅极氧化膜的工序，所述栅极氧化膜在所述沟槽的侧壁上方具有第一膜厚，在所述沟槽的侧壁下方及所述沟槽的底面具有比第一膜厚厚的第二膜厚；
在所述栅极氧化膜上形成栅电极的工序；
在所述沟槽的侧壁上与所述栅极氧化膜相接地形成主体层的工序。
10.根据权利要求9所述的沟槽栅型晶体管的制造方法，其特征在于，
所述光致抗蚀增强膜是硅氮化膜。
11.根据权利要求9或10所述的沟槽栅型晶体管的制造方法，其特征在于，
在形成所述氧化膜的工序中，按照所述氧化膜在从所述沟槽内延伸到所述沟槽之外的所述半导体层上的部分为圆弧的方式进行热氧化。
CN2008800006481A 2007-09-28 2008-09-26 沟槽栅型晶体管及其制造方法 Expired - Fee Related CN101542741B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007255091A JP2009088188A (ja) 2007-09-28 2007-09-28 トレンチゲート型トランジスタ及びその製造方法
JP255091/2007 2007-09-28
PCT/JP2008/068116 WO2009041743A1 (ja) 2007-09-28 2008-09-26 トレンチゲート型トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
CN101542741A CN101542741A (zh) 2009-09-23
CN101542741B true CN101542741B (zh) 2010-11-17

Family

ID=40511611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800006481A Expired - Fee Related CN101542741B (zh) 2007-09-28 2008-09-26 沟槽栅型晶体管及其制造方法

Country Status (4)

Country Link
US (1) US8242557B2 (zh)
JP (1) JP2009088188A (zh)
CN (1) CN101542741B (zh)
WO (1) WO2009041743A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009041742A1 (ja) * 2007-09-28 2009-04-02 Sanyo Electric Co., Ltd. トレンチゲート型トランジスタ及びその製造方法
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
JP2011086679A (ja) * 2009-10-13 2011-04-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR101116359B1 (ko) 2009-12-30 2012-03-09 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
JP5662865B2 (ja) 2010-05-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5466577B2 (ja) 2010-05-24 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
FR2962119A1 (fr) * 2010-07-05 2012-01-06 Commissariat Energie Atomique Procédé de fabrication d'une structure fixe définissant un volume recevant un élément mobile notamment d'un mems
TWI415264B (zh) * 2011-02-17 2013-11-11 Anpec Electronics Corp Dyed transistor with thick underlying dielectric layer and method for making the same
JP5395309B2 (ja) * 2011-03-23 2014-01-22 パナソニック株式会社 半導体装置およびその製造方法
JP2013149686A (ja) 2012-01-17 2013-08-01 Elpida Memory Inc 半導体装置
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014207403A (ja) 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6220188B2 (ja) * 2013-08-15 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
CN104779282B (zh) * 2014-01-10 2018-01-09 帅群微电子股份有限公司 沟槽式功率金属氧化物半导体场效晶体管与其制造方法
KR102505229B1 (ko) 2018-10-02 2023-03-06 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
CN111403476B (zh) * 2019-01-02 2023-08-29 株洲中车时代半导体有限公司 沟槽栅mos功率器件及其栅极制作方法
EP3944742A1 (en) * 2020-06-18 2022-02-02 Dynex Semiconductor Limited Sic mosfet with asymmetric trench oxide and method of manufacture
CN114586134A (zh) * 2020-06-18 2022-06-03 丹尼克斯半导体有限公司 形成非对称厚度氧化物沟槽的方法
US11640990B2 (en) 2020-10-27 2023-05-02 Wolfspeed, Inc. Power semiconductor devices including a trenched gate and methods of forming such devices
US20220393022A1 (en) * 2021-06-07 2022-12-08 Stmicroelectronics Pte Ltd Charge coupled field effect rectifier diode and method of making

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3167457B2 (ja) 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JPH09283535A (ja) * 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
US6291298B1 (en) 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
JP2001015733A (ja) * 1999-07-02 2001-01-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US6365932B1 (en) 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
JP2001358338A (ja) 2000-06-14 2001-12-26 Fuji Electric Co Ltd トレンチゲート型半導体装置
US6674124B2 (en) 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
JP4178789B2 (ja) 2001-12-18 2008-11-12 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
US6777783B2 (en) 2001-12-26 2004-08-17 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
JP4219630B2 (ja) 2002-07-17 2009-02-04 株式会社豊田中央研究所 トレンチゲート型半導体装置とその製造方法
JP2006344760A (ja) 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2005322949A (ja) 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
US8384152B2 (en) 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
WO2009041742A1 (ja) 2007-09-28 2009-04-02 Sanyo Electric Co., Ltd. トレンチゲート型トランジスタ及びその製造方法

Also Published As

Publication number Publication date
CN101542741A (zh) 2009-09-23
US8242557B2 (en) 2012-08-14
WO2009041743A1 (ja) 2009-04-02
JP2009088188A (ja) 2009-04-23
US20100059816A1 (en) 2010-03-11

Similar Documents

Publication Publication Date Title
CN101542741B (zh) 沟槽栅型晶体管及其制造方法
US9893168B2 (en) Split gate semiconductor device with curved gate oxide profile
US6548859B2 (en) MOS semiconductor device and method of manufacturing the same
US8610205B2 (en) Inter-poly dielectric in a shielded gate MOSFET device
US8293612B2 (en) Lateral double diffused metal oxide semiconductor (LDMOS) device and method of manufacturing LDMOS device
KR100772114B1 (ko) 반도체 소자의 제조방법
US20100244125A1 (en) Power semiconductor device structure for integrated circuit and method of fabrication thereof
KR100970282B1 (ko) 트렌치 ｍｏｓｆｅｔ 및 그 제조방법
US6858907B2 (en) Method of fabricating semiconductor device having notched gate
US20100193862A1 (en) Semiconductor device and method of manufacturing the same
CN111524969A (zh) 断栅极金属氧化物半导体场效应晶体管的栅极结构及其制造方法
CN101584048B (zh) 沟槽栅型晶体管及其制造方法
KR20050085609A (ko) 트렌치 게이트 반도체 장치 제조 방법 및 트렌치ｍｏｓｆｅｔ
US7575976B2 (en) Localized spacer for a multi-gate transistor
CN116075154A (zh) 半导体器件的制造方法以及存储器的制造方法
US20170271470A1 (en) Method for fabrication of a field-effect with reduced stray capacitance
KR100424414B1 (ko) 고전압 트랜지스터 형성방법
CN110534479B (zh) 改善第零层内介电层的填充能力的栅极及工艺方法
US20230187534A1 (en) Semiconductor device and method for manufacturing same
KR100511925B1 (ko) 반도체소자의 소자분리막 형성방법
KR100680977B1 (ko) 반도체 소자의 제조방법
CN117293169A (zh) 沟槽型mosfet及其制造方法
KR20050122474A (ko) 리세스 게이트를 갖는 트랜지스터의 제조 방법
JP2000021970A (ja) 半導体装置の製造方法
KR100818111B1 (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101117

Termination date: 20210926