JPH09283535A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09283535A JPH09283535A JP8122430A JP12243096A JPH09283535A JP H09283535 A JPH09283535 A JP H09283535A JP 8122430 A JP8122430 A JP 8122430A JP 12243096 A JP12243096 A JP 12243096A JP H09283535 A JPH09283535 A JP H09283535A
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Abstract
(57)【要約】
【課題】 簡単な工程でトレンチ内面の絶縁酸化膜の膜
厚が上部よりも底部においてより厚いトレンチ構造の半
導体装置を製造する方法を提供すること。 【解決手段】 エピタキシャル基板のｎ-エピタキシャ
ル層１６にｐ-ボディ層１０とｎ+ソース層１２とを形成
してから、ｎ+基層１８に達する深さのトレンチを彫り
込む。そしてゲート酸化を行うと、ｎ- エピタキシャル
層１６よりも不純物濃度が高いｎ+ 基層１８において酸
化速度が速いのでその部分に厚い酸化膜が形成される。
そしてゲート電極３２を埋め込む。かくしてゲート酸
化、電極埋め込みとも一回ずつの処理で、ゲート酸化膜
厚に場所による差があるトレンチ構造を形成できる。ト
レンチ底部にイオン注入による不純物濃度増加またはア
モルファス化を施して酸化速度の差をさらに大きくして
もよい。
厚が上部よりも底部においてより厚いトレンチ構造の半
導体装置を製造する方法を提供すること。 【解決手段】 エピタキシャル基板のｎ-エピタキシャ
ル層１６にｐ-ボディ層１０とｎ+ソース層１２とを形成
してから、ｎ+基層１８に達する深さのトレンチを彫り
込む。そしてゲート酸化を行うと、ｎ- エピタキシャル
層１６よりも不純物濃度が高いｎ+ 基層１８において酸
化速度が速いのでその部分に厚い酸化膜が形成される。
そしてゲート電極３２を埋め込む。かくしてゲート酸
化、電極埋め込みとも一回ずつの処理で、ゲート酸化膜
厚に場所による差があるトレンチ構造を形成できる。ト
レンチ底部にイオン注入による不純物濃度増加またはア
モルファス化を施して酸化速度の差をさらに大きくして
もよい。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ構造を有
する半導体装置の製造に関し、さらに詳細には、半導体
基板内の不純物元素の濃度差により、あるいは半導体基
板の一部をアモルファス化することにより半導体の酸化
速度が増加する現象を利用して、トレンチの底部付近に
より厚い酸化膜を形成できるようにした半導体装置の製
造方法に関する。
する半導体装置の製造に関し、さらに詳細には、半導体
基板内の不純物元素の濃度差により、あるいは半導体基
板の一部をアモルファス化することにより半導体の酸化
速度が増加する現象を利用して、トレンチの底部付近に
より厚い酸化膜を形成できるようにした半導体装置の製
造方法に関する。
【０００２】
【従来の技術】例えばパワーＭＯＳＦＥＴのような低い
オン抵抗とある程度高いソース−ドレイン間耐圧を要求
される半導体装置の構造として、ディープトレンチ構造
が注目されている。このディープトレンチ構造の半導体
装置を製造する方法の一例が、Proceedings of 1992 In
ternational Symposium on Power Semiconducter Devic
es & ICs, Tokyo, pp.300-302, Baba et al.,"A STUDY
ON A HIGH BLOCKING VOLTAGE UMOS-FET WITH A DOUBLE
GATE STRUCTURE"に記載されている。
オン抵抗とある程度高いソース−ドレイン間耐圧を要求
される半導体装置の構造として、ディープトレンチ構造
が注目されている。このディープトレンチ構造の半導体
装置を製造する方法の一例が、Proceedings of 1992 In
ternational Symposium on Power Semiconducter Devic
es & ICs, Tokyo, pp.300-302, Baba et al.,"A STUDY
ON A HIGH BLOCKING VOLTAGE UMOS-FET WITH A DOUBLE
GATE STRUCTURE"に記載されている。
【０００３】その製造方法の概要を図２０〜図２２によ
り説明する。基板としては厚さ１１μｍのｎ-エピタキ
シャル層１０１を有するｎ+基板を用い、まず図２０に
示すように、拡散法によりベース層１０２（ｐ）とソー
ス層１０３（ｎ+ ）とを形成し、そしてトレンチ１０４
を形成する。このトレンチ１０４は、各々１μｍの開口
寸法と１２μｍの深さを有し、ベース層１０２、ソース
層１０３およびｎ- エピタキシャル層１０１を貫通して
ｎ+ 基層１０５に達している。
り説明する。基板としては厚さ１１μｍのｎ-エピタキ
シャル層１０１を有するｎ+基板を用い、まず図２０に
示すように、拡散法によりベース層１０２（ｐ）とソー
ス層１０３（ｎ+ ）とを形成し、そしてトレンチ１０４
を形成する。このトレンチ１０４は、各々１μｍの開口
寸法と１２μｍの深さを有し、ベース層１０２、ソース
層１０３およびｎ- エピタキシャル層１０１を貫通して
ｎ+ 基層１０５に達している。
【０００４】そして図２１に示すように、第１ゲート酸
化膜１０６と第１ゲート１０７とを形成する。すなわち
トレンチ１０４の内面に厚さ３００ｎｍの酸化膜を形成
し、残った中央の隙間をポリシリコンで充填してから、
酸化膜をベース層１０２の拡散深さより少し深いところ
までエッチングすると図２１の状態となる。そしてトレ
ンチ１０４の壁面を酸化して第２ゲート酸化膜１０８を
形成してから再度ポリシリコンを充填して第２ゲート１
０９を形成し、必要な配線と保護膜とを形成すると図２
２の状態となる。
化膜１０６と第１ゲート１０７とを形成する。すなわち
トレンチ１０４の内面に厚さ３００ｎｍの酸化膜を形成
し、残った中央の隙間をポリシリコンで充填してから、
酸化膜をベース層１０２の拡散深さより少し深いところ
までエッチングすると図２１の状態となる。そしてトレ
ンチ１０４の壁面を酸化して第２ゲート酸化膜１０８を
形成してから再度ポリシリコンを充填して第２ゲート１
０９を形成し、必要な配線と保護膜とを形成すると図２
２の状態となる。
【０００５】この方法で製造された半導体装置（図２
２）では、オン抵抗の低減を図るためチャネル領域とな
るベース層１０２の深さにおいて薄い第２ゲート酸化膜
１０８が採用されるとともに、ゲート−ドレイン間耐圧
の向上を図るためにトレンチ１０４の底部付近において
は厚い第１ゲート酸化膜１０６が採用されている。
２）では、オン抵抗の低減を図るためチャネル領域とな
るベース層１０２の深さにおいて薄い第２ゲート酸化膜
１０８が採用されるとともに、ゲート−ドレイン間耐圧
の向上を図るためにトレンチ１０４の底部付近において
は厚い第１ゲート酸化膜１０６が採用されている。
【０００６】
【発明が解決しようとする課題】しかしながら前記従来
の製造方法では、ゲート酸化膜およびゲートを形成する
ために、酸化処理とポリシリコン成膜とをそれぞれ２回
ずつ行っている。これは上部と底部とで厚さを違えたゲ
ート酸化膜を形成することがその目的であるが、製造工
程として極めて複雑である。またそのため、中間段階に
図２１のような、径の細いポリシリコン（第１ゲート１
０７）が切り立った機械的に不安定な形状の状態が含ま
れている。この状態となってから第２ゲート１０９の重
点までの間に現実には湿式洗浄その他少なからぬ工程が
あるので、切り立ったポリシリコンが折れて他の部分に
噛み込みプロセス不良となるおそれがある。
の製造方法では、ゲート酸化膜およびゲートを形成する
ために、酸化処理とポリシリコン成膜とをそれぞれ２回
ずつ行っている。これは上部と底部とで厚さを違えたゲ
ート酸化膜を形成することがその目的であるが、製造工
程として極めて複雑である。またそのため、中間段階に
図２１のような、径の細いポリシリコン（第１ゲート１
０７）が切り立った機械的に不安定な形状の状態が含ま
れている。この状態となってから第２ゲート１０９の重
点までの間に現実には湿式洗浄その他少なからぬ工程が
あるので、切り立ったポリシリコンが折れて他の部分に
噛み込みプロセス不良となるおそれがある。
【０００７】本発明は、従来技術のかかる問題点を解決
するためになされたものであり、簡単な工程でトレンチ
内面の絶縁酸化膜の膜厚が上部よりも底部においてより
厚いトレンチ構造を形成することができる半導体装置の
製造方法を提供することを目的とする。
するためになされたものであり、簡単な工程でトレンチ
内面の絶縁酸化膜の膜厚が上部よりも底部においてより
厚いトレンチ構造を形成することができる半導体装置の
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
請求項１の発明に係る半導体装置の製造方法は、半導体
基板にトレンチを形成するトレンチ形成工程と、前記ト
レンチの内面を酸化する酸化工程と、前記酸化工程後の
トレンチ内に導電体を埋設する埋め込み工程とを含み、
前記トレンチ形成工程で形成されるトレンチの内面の不
純物濃度が、上部よりも底部において高いことを特徴と
する。
請求項１の発明に係る半導体装置の製造方法は、半導体
基板にトレンチを形成するトレンチ形成工程と、前記ト
レンチの内面を酸化する酸化工程と、前記酸化工程後の
トレンチ内に導電体を埋設する埋め込み工程とを含み、
前記トレンチ形成工程で形成されるトレンチの内面の不
純物濃度が、上部よりも底部において高いことを特徴と
する。
【０００９】この製造方法では、トレンチ形成工程で半
導体基板に形成したトレンチに、その内面の不純物濃度
を上部よりも底部を高くしたことにより、トレンチ内面
の上部と底部の酸化速度を異ならせることを可能とした
ことを特徴とする。この際、不純物濃度のより高い底部
の酸化速度を上部よりも大きくすることが可能となるた
め、トレンチの内面に形成される酸化膜の膜厚は、底部
の方が上部よりも厚いものとなる。そして、埋め込み工
程ではトレンチ内面の酸化膜のさらに内部に導電体が埋
設される。その導電体は酸化工程で形成した酸化膜によ
り基板の半導体と絶縁されており、特に、動作時に電界
が集中する底部において酸化膜厚が厚く耐圧の向上が図
られている。
導体基板に形成したトレンチに、その内面の不純物濃度
を上部よりも底部を高くしたことにより、トレンチ内面
の上部と底部の酸化速度を異ならせることを可能とした
ことを特徴とする。この際、不純物濃度のより高い底部
の酸化速度を上部よりも大きくすることが可能となるた
め、トレンチの内面に形成される酸化膜の膜厚は、底部
の方が上部よりも厚いものとなる。そして、埋め込み工
程ではトレンチ内面の酸化膜のさらに内部に導電体が埋
設される。その導電体は酸化工程で形成した酸化膜によ
り基板の半導体と絶縁されており、特に、動作時に電界
が集中する底部において酸化膜厚が厚く耐圧の向上が図
られている。
【００１０】なお、トレンチ内面の不純物濃度の差異
は、もともと半導体基板に深さによる不純物濃度の分布
を持たせておくことにより実現してもよく、あるいはト
レンチの形状を彫り込んだ後で不純物を底部に導入する
ことによって実現してもよい。そしてその不純物は、酸
化速度を増速させる元素であるが、半導体に導電性を付
与する元素がこの役割を兼ねていてもよい。また、埋め
込み工程で埋設する導電体は、半導体に不純物を添加し
て導電性を付与したものを用いるのが一般的であるが、
金属や合金であってもよい。
は、もともと半導体基板に深さによる不純物濃度の分布
を持たせておくことにより実現してもよく、あるいはト
レンチの形状を彫り込んだ後で不純物を底部に導入する
ことによって実現してもよい。そしてその不純物は、酸
化速度を増速させる元素であるが、半導体に導電性を付
与する元素がこの役割を兼ねていてもよい。また、埋め
込み工程で埋設する導電体は、半導体に不純物を添加し
て導電性を付与したものを用いるのが一般的であるが、
金属や合金であってもよい。
【００１１】このように本製造方法では、基板の半導体
とトレンチ内に埋設される導電体とを絶縁する酸化膜
を、１回の酸化工程で、上部と底部との間に膜厚の差を
設けて形成できる。またその結果、酸化膜のさらに内部
への導電体の埋設も、１回の埋め込み工程で隙間なく充
填できる。
とトレンチ内に埋設される導電体とを絶縁する酸化膜
を、１回の酸化工程で、上部と底部との間に膜厚の差を
設けて形成できる。またその結果、酸化膜のさらに内部
への導電体の埋設も、１回の埋め込み工程で隙間なく充
填できる。
【００１２】また、請求項２に係る発明は、請求項１に
記載する半導体装置の製造方法であって、前記トレンチ
形成工程で形成されるトレンチの内面の少なくとも底部
周辺が傾斜面であり、前記傾斜面の部分の不純物濃度を
トレンチ内面上部の不純物濃度より高くしたことを特徴
とする。
記載する半導体装置の製造方法であって、前記トレンチ
形成工程で形成されるトレンチの内面の少なくとも底部
周辺が傾斜面であり、前記傾斜面の部分の不純物濃度を
トレンチ内面上部の不純物濃度より高くしたことを特徴
とする。
【００１３】この製造方法では、トレンチ形成工程で形
成されるトレンチが、その内面の少なくとも底部周辺が
傾斜面である形状をなしている。そしてこの傾斜面部分
がトレンチ内面上部よりも高い不純物濃度を有するの
で、前記のように酸化速度を大きくすることが可能とな
る。このため酸化工程において傾斜面に厚い酸化膜が形
成され、酸化膜厚が厚い範囲が広いので、絶縁破壊が起
こりにくく半導体装置の信頼性が高い。傾斜面の形成
は、トレンチ形成工程でのエッチングに異方性の弱い成
分を含ませることにより実現できる。より具体的には、
初期のエッチングを異方性の強い条件で行い終期のエッ
チングを異方性の弱い条件で行えば、底部周辺のみが傾
斜面である形状のトレンチが形成される。あるいは、初
期から終期まで異方性の弱い条件でエッチングすれば、
底部から開口部に至る側壁面全体が傾斜面である形状の
トレンチが形成される。
成されるトレンチが、その内面の少なくとも底部周辺が
傾斜面である形状をなしている。そしてこの傾斜面部分
がトレンチ内面上部よりも高い不純物濃度を有するの
で、前記のように酸化速度を大きくすることが可能とな
る。このため酸化工程において傾斜面に厚い酸化膜が形
成され、酸化膜厚が厚い範囲が広いので、絶縁破壊が起
こりにくく半導体装置の信頼性が高い。傾斜面の形成
は、トレンチ形成工程でのエッチングに異方性の弱い成
分を含ませることにより実現できる。より具体的には、
初期のエッチングを異方性の強い条件で行い終期のエッ
チングを異方性の弱い条件で行えば、底部周辺のみが傾
斜面である形状のトレンチが形成される。あるいは、初
期から終期まで異方性の弱い条件でエッチングすれば、
底部から開口部に至る側壁面全体が傾斜面である形状の
トレンチが形成される。
【００１４】また、請求項３の発明に係る半導体装置の
製造方法は、半導体基板にトレンチを形成するトレンチ
形成工程と、前記トレンチの内面を酸化する酸化工程
と、前記酸化工程後のトレンチ内に導電体を埋設する埋
め込み工程とを含み、前記トレンチの下部側壁および底
部が前記酸化工程前にアモルファス化されていることを
特徴とする。
製造方法は、半導体基板にトレンチを形成するトレンチ
形成工程と、前記トレンチの内面を酸化する酸化工程
と、前記酸化工程後のトレンチ内に導電体を埋設する埋
め込み工程とを含み、前記トレンチの下部側壁および底
部が前記酸化工程前にアモルファス化されていることを
特徴とする。
【００１５】この製造方法では、トレンチ形成工程で半
導体基板に形成したトレンチの下部側壁および底部が、
酸化工程での酸化が行われる前にアモルファス化される
という特徴がある。このアモルファス化された部分の半
導体は、他の部分の半導体よりも酸化速度を大きくする
ことが可能となる。従って、酸化工程でトレンチの内面
を酸化すると、下部側壁および底部において上部よりも
酸化が速く進む。このため、トレンチの内面に形成され
る酸化膜の膜厚は、下部側壁および底部の方が上部より
も厚いものとなる。そして、埋め込み工程ではトレンチ
内面の酸化膜のさらに内部に導電体が埋設される。その
導電体は酸化工程で形成した酸化膜により基板の半導体
と絶縁されており、特に、動作時に電界が集中する下部
側壁および底部において酸化膜厚が厚く耐圧の向上が図
られている。このアモルファス化は一般的には、ＳｉＦ
+、Ｓｉ+、Ｆ+ 等のイオン種を注入することによりなさ
れる。
導体基板に形成したトレンチの下部側壁および底部が、
酸化工程での酸化が行われる前にアモルファス化される
という特徴がある。このアモルファス化された部分の半
導体は、他の部分の半導体よりも酸化速度を大きくする
ことが可能となる。従って、酸化工程でトレンチの内面
を酸化すると、下部側壁および底部において上部よりも
酸化が速く進む。このため、トレンチの内面に形成され
る酸化膜の膜厚は、下部側壁および底部の方が上部より
も厚いものとなる。そして、埋め込み工程ではトレンチ
内面の酸化膜のさらに内部に導電体が埋設される。その
導電体は酸化工程で形成した酸化膜により基板の半導体
と絶縁されており、特に、動作時に電界が集中する下部
側壁および底部において酸化膜厚が厚く耐圧の向上が図
られている。このアモルファス化は一般的には、ＳｉＦ
+、Ｓｉ+、Ｆ+ 等のイオン種を注入することによりなさ
れる。
【００１６】このように本製造方法では、請求項１の場
合と同様に１回の酸化工程で、上部と下部側壁および底
部との間に膜厚の差を設けた絶縁酸化膜を形成でき、そ
の結果として酸化膜のさらに内部への導電体の埋設も、
１回の埋め込み工程で隙間なく充填できる。
合と同様に１回の酸化工程で、上部と下部側壁および底
部との間に膜厚の差を設けた絶縁酸化膜を形成でき、そ
の結果として酸化膜のさらに内部への導電体の埋設も、
１回の埋め込み工程で隙間なく充填できる。
【００１７】また、請求項４に係る発明は、請求項３に
記載する半導体装置の製造方法であって、前記トレンチ
形成工程で形成されるトレンチの内面の少なくとも底部
周辺が傾斜面であり、前記傾斜面の部分の半導体がアモ
ルファス化されていることを特徴とする。
記載する半導体装置の製造方法であって、前記トレンチ
形成工程で形成されるトレンチの内面の少なくとも底部
周辺が傾斜面であり、前記傾斜面の部分の半導体がアモ
ルファス化されていることを特徴とする。
【００１８】この製造方法では請求項２の場合と同様
に、トレンチ形成工程で形成されるトレンチが、その内
面の少なくとも底部周辺が傾斜面である形状をなしてい
る。そしてこの傾斜面部分の半導体がアモルファス化さ
れているので、前記のように酸化速度を大きくすること
が可能となる。このため酸化工程において傾斜面に厚い
酸化膜が形成され、酸化膜厚が厚い範囲が広いので、絶
縁破壊が起こりにくく半導体装置の信頼性が高い。傾斜
面の形成は、請求項２の場合と同様にトレンチ形成工程
でのエッチングに異方性の弱い成分を含ませることによ
り実現できる。
に、トレンチ形成工程で形成されるトレンチが、その内
面の少なくとも底部周辺が傾斜面である形状をなしてい
る。そしてこの傾斜面部分の半導体がアモルファス化さ
れているので、前記のように酸化速度を大きくすること
が可能となる。このため酸化工程において傾斜面に厚い
酸化膜が形成され、酸化膜厚が厚い範囲が広いので、絶
縁破壊が起こりにくく半導体装置の信頼性が高い。傾斜
面の形成は、請求項２の場合と同様にトレンチ形成工程
でのエッチングに異方性の弱い成分を含ませることによ
り実現できる。
【００１９】また、請求項５に係る発明は、請求項１な
いし請求項４のいずれかに記載する半導体装置の製造方
法であって、前記酸化工程前に、前記トレンチの底部に
酸化速度を増加させるための前処理を行う酸化増速前処
理工程を含むことを特徴とする。
いし請求項４のいずれかに記載する半導体装置の製造方
法であって、前記酸化工程前に、前記トレンチの底部に
酸化速度を増加させるための前処理を行う酸化増速前処
理工程を含むことを特徴とする。
【００２０】この製造方法では、トレンチ形成工程でト
レンチが形成された後であって酸化工程前に、酸化増速
前処理工程が行われ、トレンチの底部に酸化速度を増加
させる前処理が施される。これによりトレンチ底部にお
いて酸化工程での酸化速度の大きさが担保され、トレン
チの底部には厚い酸化膜が形成される。酸化速度を増加
させる処理としては、イオン注入による不純物濃度の高
濃度化あるいはアモルファス化が挙げられる。
レンチが形成された後であって酸化工程前に、酸化増速
前処理工程が行われ、トレンチの底部に酸化速度を増加
させる前処理が施される。これによりトレンチ底部にお
いて酸化工程での酸化速度の大きさが担保され、トレン
チの底部には厚い酸化膜が形成される。酸化速度を増加
させる処理としては、イオン注入による不純物濃度の高
濃度化あるいはアモルファス化が挙げられる。
【００２１】また、請求項６に係る発明は、請求項５に
記載する半導体装置の製造方法であって、前記酸化増速
工程が、前記トレンチ形成工程後に前記トレンチの開口
部の鍔状マスクを介してイオン注入により行われること
を特徴とする。
記載する半導体装置の製造方法であって、前記酸化増速
工程が、前記トレンチ形成工程後に前記トレンチの開口
部の鍔状マスクを介してイオン注入により行われること
を特徴とする。
【００２２】この製造方法では、酸化増速工程の元素導
入をイオン注入により行うが、その際、トレンチ開口部
の鍔状マスクによりトレンチの開口形状のうち周辺部分
ではイオンが遮られる。このため、トレンチの内面のう
ち上部は鍔状マスクの陰となりイオン注入がなされず、
鍔状マスクの陰とならない底部にのみイオン注入がなさ
れる。従って、トレンチ底部で他の部分よりも不純物濃
度が高くなり、酸化工程で厚い酸化膜が形成される。そ
の一方鍔状マスクの陰となりイオン注入がなされなかっ
た領域には通常の厚さの酸化膜が形成されるので、製造
される半導体装置の、例えば閾地電圧のような動作特性
は正常である。鍔状マスクは、例えば、トレンチ形成工
程後酸化増速工程前にトレンチに等方性エッチングを施
すことにより形成できる。すなわちこの場合には、トレ
ンチ形成工程の際のパターンマスクの端部が鍔状マスク
となる。
入をイオン注入により行うが、その際、トレンチ開口部
の鍔状マスクによりトレンチの開口形状のうち周辺部分
ではイオンが遮られる。このため、トレンチの内面のう
ち上部は鍔状マスクの陰となりイオン注入がなされず、
鍔状マスクの陰とならない底部にのみイオン注入がなさ
れる。従って、トレンチ底部で他の部分よりも不純物濃
度が高くなり、酸化工程で厚い酸化膜が形成される。そ
の一方鍔状マスクの陰となりイオン注入がなされなかっ
た領域には通常の厚さの酸化膜が形成されるので、製造
される半導体装置の、例えば閾地電圧のような動作特性
は正常である。鍔状マスクは、例えば、トレンチ形成工
程後酸化増速工程前にトレンチに等方性エッチングを施
すことにより形成できる。すなわちこの場合には、トレ
ンチ形成工程の際のパターンマスクの端部が鍔状マスク
となる。
【００２３】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法をディープトレンチ構造のパワーＭＯＳＦＥＴ
の製造方法として具体化した実施の形態を、図面に即し
て詳細に説明する。
製造方法をディープトレンチ構造のパワーＭＯＳＦＥＴ
の製造方法として具体化した実施の形態を、図面に即し
て詳細に説明する。
【００２４】第１の実施の形態。この実施の形態は、半
導体基板としてｎ+基層の上にｎ-エピタキシャル層を形
成したシリコン基板を用い、ｎ+基層とｎ-エピタキシャ
ル層とのドーパント濃度差を利用してトレンチ内面の不
純物濃度の差を得ようとするものである。
導体基板としてｎ+基層の上にｎ-エピタキシャル層を形
成したシリコン基板を用い、ｎ+基層とｎ-エピタキシャ
ル層とのドーパント濃度差を利用してトレンチ内面の不
純物濃度の差を得ようとするものである。
【００２５】まず基板について説明する。この実施の形
態で使用する半導体基板は、基層シリコンの上にエピタ
キシャル層を成長させたエピタキシャル基板であり、基
層がｎ+（高濃度ｎ形）、そしてエピタキシャル層がｎ-
（低濃度ｎ形）とされ不純物濃度に差がつけられてい
る。ドーパントの種類はＰ、Ａｓ等であり、エピタキシ
ャル層の厚さは１１μｍとする。
態で使用する半導体基板は、基層シリコンの上にエピタ
キシャル層を成長させたエピタキシャル基板であり、基
層がｎ+（高濃度ｎ形）、そしてエピタキシャル層がｎ-
（低濃度ｎ形）とされ不純物濃度に差がつけられてい
る。ドーパントの種類はＰ、Ａｓ等であり、エピタキシ
ャル層の厚さは１１μｍとする。
【００２６】この半導体基板に、まず公知のイオン注入
と拡散とにより、パワーＭＯＳＦＥＴのチャネル領域と
なるｐ-ボディ層１０とソース領域となるｎ+ソース層１
２とを形成する。この状態を図１に示す。ｐ- ボディ層
１０の形成で注入するのはＢ（ボロン）であり、ｎ+ ソ
ース層１２の形成で注入するのはＰ（リン）である。こ
れらのイオン注入は半導体基板上の酸化膜２０を介して
行う。図１の状態では、表層の酸化膜２０からｎ+ソー
ス層１２、ｐ-ボディ層１０、ｎ- エピタキシャル層１
６、ｎ+基層１８の順に層状をなしている。このうちｎ+
ソース層１２とｐ- ボディ層１０とは、エピタキシャル
層の一部がイオン注入により改変されたものであるの
で、これらとｎ- エピタキシャル層１６との合計で１１
μｍの厚さを有する。
と拡散とにより、パワーＭＯＳＦＥＴのチャネル領域と
なるｐ-ボディ層１０とソース領域となるｎ+ソース層１
２とを形成する。この状態を図１に示す。ｐ- ボディ層
１０の形成で注入するのはＢ（ボロン）であり、ｎ+ ソ
ース層１２の形成で注入するのはＰ（リン）である。こ
れらのイオン注入は半導体基板上の酸化膜２０を介して
行う。図１の状態では、表層の酸化膜２０からｎ+ソー
ス層１２、ｐ-ボディ層１０、ｎ- エピタキシャル層１
６、ｎ+基層１８の順に層状をなしている。このうちｎ+
ソース層１２とｐ- ボディ層１０とは、エピタキシャル
層の一部がイオン注入により改変されたものであるの
で、これらとｎ- エピタキシャル層１６との合計で１１
μｍの厚さを有する。
【００２７】次にトレンチ溝の形成を行う。まずトレン
チ溝を彫り込むエッチングの際のマスクの形成を行う。
このためｐ-ボディ層１０とｎ+ソース層１２とを形成し
た半導体基板に、窒化膜２２、酸化膜２４をＣＶＤで堆
積する（図２）。そしてその上にフォトリソグラフィを
用いてレジストマスク２６を形成する（図３）。レジス
トマスク２６は、トレンチ溝を形成する箇所が開口して
いる。そして、酸化膜２４、窒化膜２２、酸化膜２０を
エッチングしてからレジストマスク２６を除去すると、
図４に示すように酸化膜２４、窒化膜２２、酸化膜２０
にレジストマスク２６のパターンが転写される。以下こ
の状態での酸化膜２４、窒化膜２２、酸化膜２０をまと
めてパターンマスク２８という。
チ溝を彫り込むエッチングの際のマスクの形成を行う。
このためｐ-ボディ層１０とｎ+ソース層１２とを形成し
た半導体基板に、窒化膜２２、酸化膜２４をＣＶＤで堆
積する（図２）。そしてその上にフォトリソグラフィを
用いてレジストマスク２６を形成する（図３）。レジス
トマスク２６は、トレンチ溝を形成する箇所が開口して
いる。そして、酸化膜２４、窒化膜２２、酸化膜２０を
エッチングしてからレジストマスク２６を除去すると、
図４に示すように酸化膜２４、窒化膜２２、酸化膜２０
にレジストマスク２６のパターンが転写される。以下こ
の状態での酸化膜２４、窒化膜２２、酸化膜２０をまと
めてパターンマスク２８という。
【００２８】そして、異方性エッチングをかけてトレン
チ溝１４を彫り込む（図５）。トレンチ溝１４の深さ
は、ｎ+ ソース層１２とパターンマスク２８との界面か
ら１２μｍであり、ｎ+ソース層１２、ｐ-ボディ層１
０、そしてｎ- エピタキシャル層１６を貫通して底部の
１μｍがｎ+ 基層１８に達している。エッチングは、ト
レンチ溝１４の側壁方向へのエッチングが極力少なくな
るように、異方性の強い条件で行う。エッチングガスと
してＳＦ6、ＨＢｒ、ＨｅＯ2の混合ガスを用いる場合に
は １.５：３５：５（体積比）の混合比で行うのがよ
い。前記のようにｎ-エピタキシャル層１６はｎ+ 基層
１８より不純物濃度が高いので、上部（エピタキシャル
層１６の部分）よりも底部（基層１８の部分）において
不純物濃度が高くなっているトレンチ溝１４が形成され
たことになる。
チ溝１４を彫り込む（図５）。トレンチ溝１４の深さ
は、ｎ+ ソース層１２とパターンマスク２８との界面か
ら１２μｍであり、ｎ+ソース層１２、ｐ-ボディ層１
０、そしてｎ- エピタキシャル層１６を貫通して底部の
１μｍがｎ+ 基層１８に達している。エッチングは、ト
レンチ溝１４の側壁方向へのエッチングが極力少なくな
るように、異方性の強い条件で行う。エッチングガスと
してＳＦ6、ＨＢｒ、ＨｅＯ2の混合ガスを用いる場合に
は １.５：３５：５（体積比）の混合比で行うのがよ
い。前記のようにｎ-エピタキシャル層１６はｎ+ 基層
１８より不純物濃度が高いので、上部（エピタキシャル
層１６の部分）よりも底部（基層１８の部分）において
不純物濃度が高くなっているトレンチ溝１４が形成され
たことになる。
【００２９】次に、ゲート酸化膜の形成を行う。パター
ンマスク２８を除去してから酸化炉で酸素と塩化水素と
の比率が１０対１の雰囲気、９５０℃で約５０分間熱酸
化を施すと、図６に示すようにｎ+ ソース層１２の表面
とトレンチ溝１４の内面とに酸化膜３０が形成される。
この酸化膜３０のうちトレンチ溝１４の内面部分がパワ
ーＭＯＳＦＥＴのゲート酸化膜となる。トレンチ溝１４
内面の酸化膜３０は、ｎ-エピタキシャル層１６の部分
（３０Ａ）よりもｎ+基層１８の部分（３０Ｂ）におい
て厚くなっている。前記した不純物濃度の差によりｎ+
基層１８とｎ-エピタキシャル層１６とで酸化速度に差
があるため、ｎ+ 基層１８のほうが酸化が速く進むから
である。かくして一回の酸化処理で膜厚に差があるゲー
ト酸化膜３０Ａ、Ｂが形成される。
ンマスク２８を除去してから酸化炉で酸素と塩化水素と
の比率が１０対１の雰囲気、９５０℃で約５０分間熱酸
化を施すと、図６に示すようにｎ+ ソース層１２の表面
とトレンチ溝１４の内面とに酸化膜３０が形成される。
この酸化膜３０のうちトレンチ溝１４の内面部分がパワ
ーＭＯＳＦＥＴのゲート酸化膜となる。トレンチ溝１４
内面の酸化膜３０は、ｎ-エピタキシャル層１６の部分
（３０Ａ）よりもｎ+基層１８の部分（３０Ｂ）におい
て厚くなっている。前記した不純物濃度の差によりｎ+
基層１８とｎ-エピタキシャル層１６とで酸化速度に差
があるため、ｎ+ 基層１８のほうが酸化が速く進むから
である。かくして一回の酸化処理で膜厚に差があるゲー
ト酸化膜３０Ａ、Ｂが形成される。
【００３０】そして、ＣＶＤでポリシリコンを堆積する
と、トレンチ溝１４が充填されてゲート電極３２が形成
される（図７）。基板表面上に堆積された余計なポリシ
リコンは、エッチングして取り除いておく。図７に示す
のは、ゲート電極３２の形成後さらに、ソース電極３４
（スパッタリングによるＡｌ等）、必要な層間絶縁層、
配線等を形成してパワーＭＯＳＦＥＴとした状態であ
る。
と、トレンチ溝１４が充填されてゲート電極３２が形成
される（図７）。基板表面上に堆積された余計なポリシ
リコンは、エッチングして取り除いておく。図７に示す
のは、ゲート電極３２の形成後さらに、ソース電極３４
（スパッタリングによるＡｌ等）、必要な層間絶縁層、
配線等を形成してパワーＭＯＳＦＥＴとした状態であ
る。
【００３１】かくして製造されたパワーＭＯＳＦＥＴ
は、ｎ+ソース層１２、ｐ-ボディ層１０、そしてｎ-エ
ピタキシャル層１６を貫通してｎ+基層１８に達するデ
ィープトレンチ形状のゲート構造（ゲート電極３２およ
びゲート酸化膜３０Ａ、３０Ｂ）を有している。そのゲ
ート電極３２は基板側半導体の各部分と、ゲート酸化膜
３０Ａ、３０Ｂにより絶縁されつつ対面している。特
に、ｎ+ 基層１８との間には厚いゲート酸化膜３０Ｂが
存在している。そして動作時にはそれぞれ、ｎ+ ソース
層１２がソース領域、ｐ-ボディ層１０およびｎ-エピタ
キシャル層１６がチャネル領域、ｎ+ 基層１８がドレイ
ン領域として作用する。
は、ｎ+ソース層１２、ｐ-ボディ層１０、そしてｎ-エ
ピタキシャル層１６を貫通してｎ+基層１８に達するデ
ィープトレンチ形状のゲート構造（ゲート電極３２およ
びゲート酸化膜３０Ａ、３０Ｂ）を有している。そのゲ
ート電極３２は基板側半導体の各部分と、ゲート酸化膜
３０Ａ、３０Ｂにより絶縁されつつ対面している。特
に、ｎ+ 基層１８との間には厚いゲート酸化膜３０Ｂが
存在している。そして動作時にはそれぞれ、ｎ+ ソース
層１２がソース領域、ｐ-ボディ層１０およびｎ-エピタ
キシャル層１６がチャネル領域、ｎ+ 基層１８がドレイ
ン領域として作用する。
【００３２】このパワーＭＯＳＦＥＴは、図７中の端子
４０を接地してｎ+ ソース層１２をグランド電位とし、
端子３６を用いてｎ+ 基層１８（ドレイン）に正電位を
印加し（ドレイン−ソース間電圧ＶDS）、そして端子３
８によりゲート電極３２の電位（ゲート電圧ＶG ）をコ
ントロールして使用する。
４０を接地してｎ+ ソース層１２をグランド電位とし、
端子３６を用いてｎ+ 基層１８（ドレイン）に正電位を
印加し（ドレイン−ソース間電圧ＶDS）、そして端子３
８によりゲート電極３２の電位（ゲート電圧ＶG ）をコ
ントロールして使用する。
【００３３】すなわちゲート電圧ＶG が０Ｖ（グランド
電位）であるときには、ドレイン−ソース間電圧ＶDSが
かかっていても、ｐ-ボディ層１０とｎ-エピタキシャル
層１６との間がｐｎ逆接合となるため、ｎ+ソース層１
２とｎ+基層１８との間は高抵抗であり、端子３６に電
流（ドレイン電流ＩD ）はほとんど流れない（ＦＥＴオ
フ）。そして、正のゲート電圧ＶG をかけて閾値
（ＶTH）以上とすると、電界効果によりｐ-ボディ層１
０のゲート電極３２よりの領域がｐｎ反転して、ｎ+ソ
ース層１２とｎ+基層１８との間が導通し、ドレイン電
流ＩDが流れる（ＦＥＴオン）。かくしてゲート電圧ＶG
をコントロールすることによりドレイン電流ＩDが制御
される。
電位）であるときには、ドレイン−ソース間電圧ＶDSが
かかっていても、ｐ-ボディ層１０とｎ-エピタキシャル
層１６との間がｐｎ逆接合となるため、ｎ+ソース層１
２とｎ+基層１８との間は高抵抗であり、端子３６に電
流（ドレイン電流ＩD ）はほとんど流れない（ＦＥＴオ
フ）。そして、正のゲート電圧ＶG をかけて閾値
（ＶTH）以上とすると、電界効果によりｐ-ボディ層１
０のゲート電極３２よりの領域がｐｎ反転して、ｎ+ソ
ース層１２とｎ+基層１８との間が導通し、ドレイン電
流ＩDが流れる（ＦＥＴオン）。かくしてゲート電圧ＶG
をコントロールすることによりドレイン電流ＩDが制御
される。
【００３４】ここにおいて、ゲート電極３２とｎ+ 基層
１８との間のゲート酸化膜３０ＢはＦＥＴオン時に、ド
レイン−ソース間電圧ＶDSとゲート電圧ＶG とにより強
電界が印加され、ともすれば絶縁破壊が起こりやすい領
域である。しかし図７のパワーＭＯＳＦＥＴでは、この
部分のゲート酸化膜３０Ｂが厚く絶縁破壊が防止されて
いる。これにより、パワーＭＯＳＦＥＴとしての動作上
必要な３０Ｖ以上のドレイン−ソース間耐電圧ＶDSS が
得られている。
１８との間のゲート酸化膜３０ＢはＦＥＴオン時に、ド
レイン−ソース間電圧ＶDSとゲート電圧ＶG とにより強
電界が印加され、ともすれば絶縁破壊が起こりやすい領
域である。しかし図７のパワーＭＯＳＦＥＴでは、この
部分のゲート酸化膜３０Ｂが厚く絶縁破壊が防止されて
いる。これにより、パワーＭＯＳＦＥＴとしての動作上
必要な３０Ｖ以上のドレイン−ソース間耐電圧ＶDSS が
得られている。
【００３５】また、ゲート電極３２の埋め込み深さがｎ
+ 基層１８に達するディープトレンチ構造であるため、
ゲート電圧ＶGによる電界効果はｐ-ボディ層１０だけで
なくｎ-エピタキシャル層１６にも及ぶ。この電界効果
により、不純物濃度が薄いｎ-エピタキシャル層１６内
でキャリアである電子がゲート電極３２よりの領域に集
中してキャリア密度を上げるので、ＦＥＴオン時のｎ+
ソース層１２とｎ+基層１８との間の抵抗（オン抵抗Ｒ
ON）が低い。このためパワーＭＯＳＦＥＴとして求めら
れる大電流を流すことができる。
+ 基層１８に達するディープトレンチ構造であるため、
ゲート電圧ＶGによる電界効果はｐ-ボディ層１０だけで
なくｎ-エピタキシャル層１６にも及ぶ。この電界効果
により、不純物濃度が薄いｎ-エピタキシャル層１６内
でキャリアである電子がゲート電極３２よりの領域に集
中してキャリア密度を上げるので、ＦＥＴオン時のｎ+
ソース層１２とｎ+基層１８との間の抵抗（オン抵抗Ｒ
ON）が低い。このためパワーＭＯＳＦＥＴとして求めら
れる大電流を流すことができる。
【００３６】第２の実施の形態。この実施の形態は、第
１の実施の形態に対し、ｎ++高濃度埋め込み層１９を用
いてゲート酸化膜３０Ｂをさらに厚膜化したパワーＭＯ
ＳＦＥＴ（図８参照）を製造するものである。
１の実施の形態に対し、ｎ++高濃度埋め込み層１９を用
いてゲート酸化膜３０Ｂをさらに厚膜化したパワーＭＯ
ＳＦＥＴ（図８参照）を製造するものである。
【００３７】この実施の形態では、第１の実施の形態で
説明したのとほぼ同様の手順でパワーＭＯＳＦＥＴを製
造する。ただし、ｎ+基層１８の表面よりの部分（ｎ-エ
ピタキシャル層１６よりの部分）をイオン注入または固
相拡散等によりさらに高濃度化してｎ++高濃度埋め込み
層１９を形成する工程を含んでおり、トレンチ溝１４の
彫り込みの際（図５参照）にその底部がｎ++高濃度埋め
込み層１９内に位置するようにする。すると、ゲート酸
化の際（図６参照）に底部付近の不純物濃度が高いこと
による酸化増速効果が第１の実施の形態の場合よりもさ
らに顕著である。
説明したのとほぼ同様の手順でパワーＭＯＳＦＥＴを製
造する。ただし、ｎ+基層１８の表面よりの部分（ｎ-エ
ピタキシャル層１６よりの部分）をイオン注入または固
相拡散等によりさらに高濃度化してｎ++高濃度埋め込み
層１９を形成する工程を含んでおり、トレンチ溝１４の
彫り込みの際（図５参照）にその底部がｎ++高濃度埋め
込み層１９内に位置するようにする。すると、ゲート酸
化の際（図６参照）に底部付近の不純物濃度が高いこと
による酸化増速効果が第１の実施の形態の場合よりもさ
らに顕著である。
【００３８】従って、製造されるパワーＭＯＳＦＥＴは
図８に示すように、ゲート電極３２とｎ++高濃度埋め込
み層１９との間のゲート酸化膜３０Ｂが、第１の実施の
形態の場合（図７参照）よりもさらに厚くなっており、
その分ドレイン−ソース間耐電圧ＶDSS もさらに高い。
図８に示すように、ゲート電極３２とｎ++高濃度埋め込
み層１９との間のゲート酸化膜３０Ｂが、第１の実施の
形態の場合（図７参照）よりもさらに厚くなっており、
その分ドレイン−ソース間耐電圧ＶDSS もさらに高い。
【００３９】第３の実施の形態。この実施の形態は、第
１の実施の形態に対し、トレンチ溝１４のエッチング
（図５参照）の後ゲート酸化（図６参照）の前に、トレ
ンチ溝１４の底面にイオン注入を行ってシリコン結晶を
アモルファス化しておくことにより、ゲート酸化膜３０
Ｂを底面においてさらに厚膜化したパワーＭＯＳＦＥＴ
（図１０参照）を製造するものである。
１の実施の形態に対し、トレンチ溝１４のエッチング
（図５参照）の後ゲート酸化（図６参照）の前に、トレ
ンチ溝１４の底面にイオン注入を行ってシリコン結晶を
アモルファス化しておくことにより、ゲート酸化膜３０
Ｂを底面においてさらに厚膜化したパワーＭＯＳＦＥＴ
（図１０参照）を製造するものである。
【００４０】すなわち、トレンチ溝１４の彫り込みまで
は第１の実施の形態の場合と同様に図１から図５に示す
ように行う。そして図９に示すように、上方からイオン
注入を行い、トレンチ溝１４の底部におけるｎ+ 基層１
８の結晶シリコンをアモルファス化する。ここで注入す
るイオンは、ＳｉＦ+、Ｓｉ+、Ｆ+ 等が好適である。こ
のイオン注入により、トレンチ溝１４の底部にアモルフ
ァス層２１が形成される。アモルファス化されたシリコ
ンは、ダングリングボンドを多く含むため結晶状態のシ
リコンよりも酸化速度が速いので、トレンチ溝１４の底
部に酸化増速処理が施されたことになる。
は第１の実施の形態の場合と同様に図１から図５に示す
ように行う。そして図９に示すように、上方からイオン
注入を行い、トレンチ溝１４の底部におけるｎ+ 基層１
８の結晶シリコンをアモルファス化する。ここで注入す
るイオンは、ＳｉＦ+、Ｓｉ+、Ｆ+ 等が好適である。こ
のイオン注入により、トレンチ溝１４の底部にアモルフ
ァス層２１が形成される。アモルファス化されたシリコ
ンは、ダングリングボンドを多く含むため結晶状態のシ
リコンよりも酸化速度が速いので、トレンチ溝１４の底
部に酸化増速処理が施されたことになる。
【００４１】従って、ゲート酸化を行う際にトレンチ溝
１４の底部において特に酸化速度が速いので、製造され
るパワーＭＯＳＦＥＴは図１０のように、トレンチ構造
の底面部分に特に厚いゲート酸化膜３０Ｃが存在する構
造となる。この箇所は、底面側部のゲート酸化膜３０Ｂ
と比較して、幾何学的形状上、ＦＥＴオン時の等電位面
の曲率が大きいことから電気力線が集中して特に強い電
界がかかる箇所である。そこで特にこの部分のゲート酸
化膜３０Ｃを厚くすることにより、ゲート耐圧ＶGSの向
上が図られている。なお、第２の実施の形態と第３の実
施の形態とを組み合わせて、ｎ++高濃度埋め込み層１９
とイオン注入によるアモルファス化とを併用してもよ
い。
１４の底部において特に酸化速度が速いので、製造され
るパワーＭＯＳＦＥＴは図１０のように、トレンチ構造
の底面部分に特に厚いゲート酸化膜３０Ｃが存在する構
造となる。この箇所は、底面側部のゲート酸化膜３０Ｂ
と比較して、幾何学的形状上、ＦＥＴオン時の等電位面
の曲率が大きいことから電気力線が集中して特に強い電
界がかかる箇所である。そこで特にこの部分のゲート酸
化膜３０Ｃを厚くすることにより、ゲート耐圧ＶGSの向
上が図られている。なお、第２の実施の形態と第３の実
施の形態とを組み合わせて、ｎ++高濃度埋め込み層１９
とイオン注入によるアモルファス化とを併用してもよ
い。
【００４２】第４の実施の形態。この実施の形態は、第
３の実施の形態に対し、トレンチ溝の底部の周辺部分を
傾斜面とすることにより、厚いゲート酸化膜３０Ｃが形
成される領域をより広くして、耐圧のさらなる向上を図
るものである。
３の実施の形態に対し、トレンチ溝の底部の周辺部分を
傾斜面とすることにより、厚いゲート酸化膜３０Ｃが形
成される領域をより広くして、耐圧のさらなる向上を図
るものである。
【００４３】この実施の形態では、パターンマスク２８
の形成までは第１の実施の形態の場合と同様に図１から
図４に示すように行う。そして、トレンチ溝の彫り込み
は、異方性の強いエッチング条件と異方性の弱いエッチ
ング条件とを併用して行う。すなわち彫り込みの初期に
は第１の実施の形態で説明したのと同様に異方性の強い
エッチング条件、例えばＳＦ6、ＨＢｒ、ＨｅＯ2の混合
ガスを用いる場合には１.５：３５：５（体積比）の混
合比、でエッチングする。そして、エッチングがｎ- エ
ピタキシャル層１６の中央付近まで進んだら、異方性の
弱いエッチング条件、例えば ０.６：３５：５（体積
比）の混合比の前記混合ガス、に切り替えてエッチング
を続行する。これにより、図１１に示すように、底面の
周辺部分に傾斜面１７を有するトレンチ溝１５が形成さ
れる。
の形成までは第１の実施の形態の場合と同様に図１から
図４に示すように行う。そして、トレンチ溝の彫り込み
は、異方性の強いエッチング条件と異方性の弱いエッチ
ング条件とを併用して行う。すなわち彫り込みの初期に
は第１の実施の形態で説明したのと同様に異方性の強い
エッチング条件、例えばＳＦ6、ＨＢｒ、ＨｅＯ2の混合
ガスを用いる場合には１.５：３５：５（体積比）の混
合比、でエッチングする。そして、エッチングがｎ- エ
ピタキシャル層１６の中央付近まで進んだら、異方性の
弱いエッチング条件、例えば ０.６：３５：５（体積
比）の混合比の前記混合ガス、に切り替えてエッチング
を続行する。これにより、図１１に示すように、底面の
周辺部分に傾斜面１７を有するトレンチ溝１５が形成さ
れる。
【００４４】そして、第３の実施の形態の図９で説明し
たのと同様のイオン注入を行う。すると図１２に示すよ
うに、トレンチ溝１５の傾斜面１７を含めた底面全体の
広い領域にアモルファス層２１が形成される。従って、
パターンマスク２８を除去してこれに酸化処理を施すと
図１３に示すように、傾斜面１７を含めた底面全体の広
い範囲に厚い酸化膜３０Ｃが形成される。
たのと同様のイオン注入を行う。すると図１２に示すよ
うに、トレンチ溝１５の傾斜面１７を含めた底面全体の
広い領域にアモルファス層２１が形成される。従って、
パターンマスク２８を除去してこれに酸化処理を施すと
図１３に示すように、傾斜面１７を含めた底面全体の広
い範囲に厚い酸化膜３０Ｃが形成される。
【００４５】そしてゲート電極３２の形成等を行うと図
１４に示すように、広い範囲に厚いゲート酸化膜３０Ｃ
が形成されたパワーＭＯＳＦＥＴが製造される。このパ
ワーＭＯＳＦＥＴでは、厚いゲート酸化膜３０Ｃが存在
する領域が広いので、さらに耐圧が高い。特に、厚いゲ
ート酸化膜３０Ｃが存在する領域がｎ- エピタキシャル
層１６に及んでいるので、ｎ-エピタキシャル層１６と
ｎ+基層１８との界面の急峻な電位変化による強電界に
対しても絶縁破壊が起こりにくい。なお、これと第２の
実施の形態とを組み合わせてもよい。すなわちｎ++高濃
度埋め込み層１９による増速酸化を併用してもよい。
１４に示すように、広い範囲に厚いゲート酸化膜３０Ｃ
が形成されたパワーＭＯＳＦＥＴが製造される。このパ
ワーＭＯＳＦＥＴでは、厚いゲート酸化膜３０Ｃが存在
する領域が広いので、さらに耐圧が高い。特に、厚いゲ
ート酸化膜３０Ｃが存在する領域がｎ- エピタキシャル
層１６に及んでいるので、ｎ-エピタキシャル層１６と
ｎ+基層１８との界面の急峻な電位変化による強電界に
対しても絶縁破壊が起こりにくい。なお、これと第２の
実施の形態とを組み合わせてもよい。すなわちｎ++高濃
度埋め込み層１９による増速酸化を併用してもよい。
【００４６】第５の実施の形態。この実施の形態は、ト
レンチ溝を底部から開口部に至る側壁全体が傾斜面であ
る形状とするとともに、第４の実施の形態の場合と同様
に広い範囲に厚いゲート酸化膜３０を形成したものであ
る。
レンチ溝を底部から開口部に至る側壁全体が傾斜面であ
る形状とするとともに、第４の実施の形態の場合と同様
に広い範囲に厚いゲート酸化膜３０を形成したものであ
る。
【００４７】この実施の形態では、パターンマスク２８
の形成までは第４の実施の形態の場合と同様に図１から
図４に示すように行う。そして、トレンチ溝の彫り込み
は、異方性の弱いエッチング条件を用いて行う。すなわ
ち、ＳＦ6、ＨＢｒ、ＨｅＯ2の混合ガスを用いる場合に
は、 ０.６：３５：５（体積比）の混合比でエッチング
する。これにより、図１５に示すように、側壁全体が傾
斜面である形状のトレンチ溝４２が形成される。そして
その後、ケミカルドライエッチングのような等方性のエ
ッチングを行い、トレンチ溝４２を縦方向、横方向とも
に少し広げる。このときパターンマスク２８はエッチン
グされないので、図１６に示すように、トレンチ溝４２
の開口部においてパターンマスク２８の端部が鍔４４を
なす状態となる。このとき、鍔４４の先端から垂線を降
ろすとｎ- エピタキシャル層１６の中央付近に来るよう
にする。
の形成までは第４の実施の形態の場合と同様に図１から
図４に示すように行う。そして、トレンチ溝の彫り込み
は、異方性の弱いエッチング条件を用いて行う。すなわ
ち、ＳＦ6、ＨＢｒ、ＨｅＯ2の混合ガスを用いる場合に
は、 ０.６：３５：５（体積比）の混合比でエッチング
する。これにより、図１５に示すように、側壁全体が傾
斜面である形状のトレンチ溝４２が形成される。そして
その後、ケミカルドライエッチングのような等方性のエ
ッチングを行い、トレンチ溝４２を縦方向、横方向とも
に少し広げる。このときパターンマスク２８はエッチン
グされないので、図１６に示すように、トレンチ溝４２
の開口部においてパターンマスク２８の端部が鍔４４を
なす状態となる。このとき、鍔４４の先端から垂線を降
ろすとｎ- エピタキシャル層１６の中央付近に来るよう
にする。
【００４８】そして、第３の実施の形態の図９で説明し
たのと同様のイオン注入を行う。すると図１７に示すよ
うに、トレンチ溝４２の側壁面のうちｎ- エピタキシャ
ル層１６の中央部より下の部分（ｎ+ 基層１８の部分を
含む）と底面とにイオンが注入され、この範囲にアモル
ファス層２１が形成される。しかしｎ- エピタキシャル
層１６の中央部より上の部分（ｐ-ボディ層１０の部分
およびｎ+ソース層１２の部分を含む）は、鍔４４によ
りイオン流が遮られるので、この範囲にはイオンが注入
されずアモルファス層が形成されない。この範囲にアモ
ルファス層を形成すると、ｐ- ボディ層１０と後に作成
するゲート電極３２との間のゲート酸化膜が厚くなって
しまい、閾値電圧ＶTHが高くなってしまうので、これを
防いでいるのである。
たのと同様のイオン注入を行う。すると図１７に示すよ
うに、トレンチ溝４２の側壁面のうちｎ- エピタキシャ
ル層１６の中央部より下の部分（ｎ+ 基層１８の部分を
含む）と底面とにイオンが注入され、この範囲にアモル
ファス層２１が形成される。しかしｎ- エピタキシャル
層１６の中央部より上の部分（ｐ-ボディ層１０の部分
およびｎ+ソース層１２の部分を含む）は、鍔４４によ
りイオン流が遮られるので、この範囲にはイオンが注入
されずアモルファス層が形成されない。この範囲にアモ
ルファス層を形成すると、ｐ- ボディ層１０と後に作成
するゲート電極３２との間のゲート酸化膜が厚くなって
しまい、閾値電圧ＶTHが高くなってしまうので、これを
防いでいるのである。
【００４９】従って、パターンマスク２８を除去してこ
れに酸化処理を施すと図１８に示すように、ｎ-エピタ
キシャル層１６の中央部より下の部分（ｎ+基層１８の
部分を含む）と底面との範囲に厚い酸化膜３０Ｃが形成
される。そしてゲート電極３２の形成等を行うと図１９
に示すようなパワーＭＯＳＦＥＴが製造される。このパ
ワーＭＯＳＦＥＴは、側壁面の開口部から底部に至る全
体が傾斜面であり、そしてそのうちｎ-エピタキシャル
層１６の中央部より下の部分（ｎ+基層１８の部分を含
む）および底面部分に厚いゲート酸化膜３０Ｃが形成さ
れたゲート構造を有している。一方、ｎ-エピタキシャ
ル層１６の中央部より上の部分（ｐ-ボディ層１０の部
分およびｎ+ ソース層１２の部分を含む）には、薄いゲ
ート酸化膜３０Ａが形成されている。
れに酸化処理を施すと図１８に示すように、ｎ-エピタ
キシャル層１６の中央部より下の部分（ｎ+基層１８の
部分を含む）と底面との範囲に厚い酸化膜３０Ｃが形成
される。そしてゲート電極３２の形成等を行うと図１９
に示すようなパワーＭＯＳＦＥＴが製造される。このパ
ワーＭＯＳＦＥＴは、側壁面の開口部から底部に至る全
体が傾斜面であり、そしてそのうちｎ-エピタキシャル
層１６の中央部より下の部分（ｎ+基層１８の部分を含
む）および底面部分に厚いゲート酸化膜３０Ｃが形成さ
れたゲート構造を有している。一方、ｎ-エピタキシャ
ル層１６の中央部より上の部分（ｐ-ボディ層１０の部
分およびｎ+ ソース層１２の部分を含む）には、薄いゲ
ート酸化膜３０Ａが形成されている。
【００５０】このパワーＭＯＳＦＥＴでは、第４の実施
の形態の場合と同様に、トレンチ構造の底部から側壁部
分にわたる広い領域に厚いゲート酸化膜３０Ｃが存在す
るので、耐圧が高い。特に、厚いゲート酸化膜３０Ｃが
存在する領域がｎ- エピタキシャル層１６に及んでいる
ので、ｎ-エピタキシャル層１６とｎ+基層１８との界面
の急峻な電位変化による強電界に対しても絶縁破壊が起
こりにくい。なお、これと第２の実施の形態とを組み合
わせてもよい。すなわちｎ++高濃度埋め込み層１９によ
る増速酸化を併用してもよい。また、側壁面全体が傾斜
面であるが、厚いゲート酸化膜３０Ｃが存在するのはそ
のうちｎ- エピタキシャル層１６の中央部より下の部分
（ｎ+基層１８の部分を含む）に限られ、それ以外の部
分（ｐ-ボディ層１０の部分およびｎ+ ソース層１２の
部分を含む）のゲート酸化膜３０Ａは薄いので、閾値電
圧ＶTHには影響しない。
の形態の場合と同様に、トレンチ構造の底部から側壁部
分にわたる広い領域に厚いゲート酸化膜３０Ｃが存在す
るので、耐圧が高い。特に、厚いゲート酸化膜３０Ｃが
存在する領域がｎ- エピタキシャル層１６に及んでいる
ので、ｎ-エピタキシャル層１６とｎ+基層１８との界面
の急峻な電位変化による強電界に対しても絶縁破壊が起
こりにくい。なお、これと第２の実施の形態とを組み合
わせてもよい。すなわちｎ++高濃度埋め込み層１９によ
る増速酸化を併用してもよい。また、側壁面全体が傾斜
面であるが、厚いゲート酸化膜３０Ｃが存在するのはそ
のうちｎ- エピタキシャル層１６の中央部より下の部分
（ｎ+基層１８の部分を含む）に限られ、それ以外の部
分（ｐ-ボディ層１０の部分およびｎ+ ソース層１２の
部分を含む）のゲート酸化膜３０Ａは薄いので、閾値電
圧ＶTHには影響しない。
【００５１】以上詳細に説明したように第１の実施の形
態によれば、ｎ- エピタキシャル層１６を有する半導体
基板にｐ-ボディ層１０とｎ+ソース層１２とを形成して
から、ｎ+ 基層１８に達する深さのトレンチ溝を彫り込
み、熱酸化でゲート酸化膜を形成するようにしたので、
不純物濃度の高いｎ+ 基層１８に相当するトレンチ底部
付近において増速酸化効果により他の部分よりも厚いゲ
ート酸化膜が形成される。この厚いゲート酸化膜が形成
される領域はパワーＭＯＳＦＥＴとしての動作上電界が
集中する領域であるが、強電界による絶縁破壊がゲート
酸化膜の厚さにより防止されるので、耐圧が高い優れた
パワーＭＯＳＦＥＴを製造できるものである。ここにお
いて、不純物濃度の差異による増速酸化効果を利用する
ので、一回の熱酸化処理で場所により厚さに差があるゲ
ート酸化膜を形成でき、製造工程が簡略である。また、
ゲート電極３２の形成も一回のＣＶＤですることがで
き、かつ、途中に機械的に不安定な形状のポリシリコン
が形成されることもない。
態によれば、ｎ- エピタキシャル層１６を有する半導体
基板にｐ-ボディ層１０とｎ+ソース層１２とを形成して
から、ｎ+ 基層１８に達する深さのトレンチ溝を彫り込
み、熱酸化でゲート酸化膜を形成するようにしたので、
不純物濃度の高いｎ+ 基層１８に相当するトレンチ底部
付近において増速酸化効果により他の部分よりも厚いゲ
ート酸化膜が形成される。この厚いゲート酸化膜が形成
される領域はパワーＭＯＳＦＥＴとしての動作上電界が
集中する領域であるが、強電界による絶縁破壊がゲート
酸化膜の厚さにより防止されるので、耐圧が高い優れた
パワーＭＯＳＦＥＴを製造できるものである。ここにお
いて、不純物濃度の差異による増速酸化効果を利用する
ので、一回の熱酸化処理で場所により厚さに差があるゲ
ート酸化膜を形成でき、製造工程が簡略である。また、
ゲート電極３２の形成も一回のＣＶＤですることがで
き、かつ、途中に機械的に不安定な形状のポリシリコン
が形成されることもない。
【００５２】また、第２の実施の形態によれば、ｎ+ 基
層１８のうち表面よりの部分にさらに不純物濃度が高い
ｎ++高濃度埋め込み層１９を形成し、この部分にトレン
チ溝の底部が位置するようにしたので、トレンチ底部付
近に形成されるゲート酸化膜がさらに厚く、耐圧もその
分高いパワーＭＯＳＦＥＴを製造できる。さらに、第３
の実施の形態によれば、彫り込んだトレンチ溝の底面に
イオン注入を行いアモルファス層２１を形成してその部
分の酸化増速を図るので、トレンチの特に底面側のゲー
ト酸化膜が厚くなる。この部分はゲート酸化膜が幾何学
的に曲がっていることから、動作時に生じる等電位面の
曲率が大きく電界が集中するが、底面のゲート酸化膜が
厚いので、絶縁破壊が起こりにくく耐圧の高いパワーＭ
ＯＳＦＥＴを製造できる。
層１８のうち表面よりの部分にさらに不純物濃度が高い
ｎ++高濃度埋め込み層１９を形成し、この部分にトレン
チ溝の底部が位置するようにしたので、トレンチ底部付
近に形成されるゲート酸化膜がさらに厚く、耐圧もその
分高いパワーＭＯＳＦＥＴを製造できる。さらに、第３
の実施の形態によれば、彫り込んだトレンチ溝の底面に
イオン注入を行いアモルファス層２１を形成してその部
分の酸化増速を図るので、トレンチの特に底面側のゲー
ト酸化膜が厚くなる。この部分はゲート酸化膜が幾何学
的に曲がっていることから、動作時に生じる等電位面の
曲率が大きく電界が集中するが、底面のゲート酸化膜が
厚いので、絶縁破壊が起こりにくく耐圧の高いパワーＭ
ＯＳＦＥＴを製造できる。
【００５３】そして、第４の実施の形態によれば、トレ
ンチ溝の底部の周辺部分を傾斜面とし、その斜面全体に
対してイオン注入を行いアモルファス層２１を形成して
ゲート酸化膜を形成するので、厚いゲート酸化膜が形成
される範囲が広く、ｎ+ 基層１８とｎ- エピタキシャル
層１６との界面部分にも厚いゲート酸化膜が存在するこ
ととなる。従って、より耐圧の高いパワーＭＯＳＦＥＴ
を製造できる。さらに、第５の実施の形態によれば、ト
レンチ溝の側壁面全体を傾斜面とするが、鍔４４により
ｎ- エピタキシャル層１６の中央部より下の領域にのみ
イオン注入を施しこの範囲に厚いゲート酸化膜が形成さ
れ、ｎ- エピタキシャル層１６の中央部より上の領域に
は薄いゲート酸化膜が形成されることとなる。従って、
厚いゲート酸化膜が存在する領域がｎ- エピタキシャル
層１６に及んでおり耐圧が高く、かつｐ- ボディ層１０
の箇所のゲート酸化膜が薄く閾値電圧ＶTHが正常である
パワーＭＯＳＦＥＴを製造できる。
ンチ溝の底部の周辺部分を傾斜面とし、その斜面全体に
対してイオン注入を行いアモルファス層２１を形成して
ゲート酸化膜を形成するので、厚いゲート酸化膜が形成
される範囲が広く、ｎ+ 基層１８とｎ- エピタキシャル
層１６との界面部分にも厚いゲート酸化膜が存在するこ
ととなる。従って、より耐圧の高いパワーＭＯＳＦＥＴ
を製造できる。さらに、第５の実施の形態によれば、ト
レンチ溝の側壁面全体を傾斜面とするが、鍔４４により
ｎ- エピタキシャル層１６の中央部より下の領域にのみ
イオン注入を施しこの範囲に厚いゲート酸化膜が形成さ
れ、ｎ- エピタキシャル層１６の中央部より上の領域に
は薄いゲート酸化膜が形成されることとなる。従って、
厚いゲート酸化膜が存在する領域がｎ- エピタキシャル
層１６に及んでおり耐圧が高く、かつｐ- ボディ層１０
の箇所のゲート酸化膜が薄く閾値電圧ＶTHが正常である
パワーＭＯＳＦＥＴを製造できる。
【００５４】なお、本発明は前記実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲内で種々の
改良、変形が可能であることはもちろんである。例えば
寸法等について示した具体的数値や製造プロセスの個々
の過程における具体的手法は、単なる例示にすぎない。
るものではなく、その要旨を逸脱しない範囲内で種々の
改良、変形が可能であることはもちろんである。例えば
寸法等について示した具体的数値や製造プロセスの個々
の過程における具体的手法は、単なる例示にすぎない。
【００５５】
【発明の効果】以上の説明から明らかなように本発明に
よれば、トレンチ内面の不純物濃度の差異あるいは部分
的なアモルファス化を利用して場所により厚さに差のあ
る絶縁酸化膜を酸化工程で形成するので、酸化工程での
酸化処理もその後の埋め込み工程での導電体の埋設もそ
れぞれ一回の処理で実行でき、製造工程が簡略な半導体
装置の製造方法を提供することができる。
よれば、トレンチ内面の不純物濃度の差異あるいは部分
的なアモルファス化を利用して場所により厚さに差のあ
る絶縁酸化膜を酸化工程で形成するので、酸化工程での
酸化処理もその後の埋め込み工程での導電体の埋設もそ
れぞれ一回の処理で実行でき、製造工程が簡略な半導体
装置の製造方法を提供することができる。
【図１】ｎ-エピタキシャル層を有するｎ+半導体基板に
ｐ-ボディ層１０ｎ+ソース層とを形成した状態を示す断
面図である。
ｐ-ボディ層１０ｎ+ソース層とを形成した状態を示す断
面図である。
【図２】窒化膜と酸化膜とを形成した状態を示す断面図
である。
である。
【図３】レジストマスクを形成した状態を示す断面図で
ある。
ある。
【図４】レジストマスクのパターンを窒化膜および酸化
膜に転写してエッチングマスクを形成した状態を示す断
面図である。
膜に転写してエッチングマスクを形成した状態を示す断
面図である。
【図５】トレンチを彫り込んだ状態を示す断面図であ
る。
る。
【図６】場所により厚さに差がある酸化膜を形成した状
態を示す断面図である。
態を示す断面図である。
【図７】第１の実施の形態に係る製造方法で製造した半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図８】第２の実施の形態に係る製造方法で製造した半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図９】イオン注入によるトレンチ底部へのアモルファ
ス層の形成を説明する断面図である。
ス層の形成を説明する断面図である。
【図１０】第３の実施の形態に係る製造方法で製造した
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図１１】底部の周辺が傾斜面である形状のトレンチを
彫り込んだ状態を示す断面図である。
彫り込んだ状態を示す断面図である。
【図１２】イオン注入によるトレンチ底部および傾斜面
へのアモルファス層の形成を説明する断面図である。
へのアモルファス層の形成を説明する断面図である。
【図１３】トレンチ底部および傾斜面で膜厚が厚い酸化
膜を形成した状態を示す断面図である。
膜を形成した状態を示す断面図である。
【図１４】第４の実施の形態に係る製造方法で製造した
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図１５】側壁全体が傾斜面である形状のトレンチを彫
り込んだ状態を示す断面図である。
り込んだ状態を示す断面図である。
【図１６】等方性エッチングを行って鍔状マスクを形成
した状態を示す断面図である。
した状態を示す断面図である。
【図１７】イオン注入によるトレンチ底部および傾斜面
下半分へのアモルファス層の形成を説明する断面図であ
る。
下半分へのアモルファス層の形成を説明する断面図であ
る。
【図１８】トレンチ底部および傾斜面下半分で膜厚が厚
い酸化膜を形成した状態を示す断面図である。
い酸化膜を形成した状態を示す断面図である。
【図１９】第５の実施の形態に係る製造方法で製造した
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図２０】従来の製造方法においてトレンチを彫り込ん
だ状態を示す断面図である。
だ状態を示す断面図である。
【図２１】従来の製造方法において第１ゲート酸化膜お
よび第１ゲート電極を形成した状態を示す断面図であ
る。
よび第１ゲート電極を形成した状態を示す断面図であ
る。
【図２２】従来の製造方法で製造した半導体装置の構造
を示す断面図である。
を示す断面図である。
１４、１５、４２ トレンチ １７ 傾斜面 ３０ ゲート酸化膜 ３２ ゲート電極 ４４ 鍔状マスク
Claims (6)
- 【請求項１】 半導体基板にトレンチを形成するトレン
チ形成工程と、 前記トレンチの内面を酸化する酸化工程と、 前記酸化工程後のトレンチ内に導電体を埋設する埋め込
み工程とを含み、 前記トレンチ形成工程で形成されるトレンチの内面の不
純物濃度が、上部よりも底部において高いことを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１に記載する半導体装置の製造方
法において、 前記トレンチ形成工程で形成されるトレンチの内面の少
なくとも底部周辺が傾斜面であり、 前記傾斜面の部分の不純物濃度がトレンチの内面上部の
不純物濃度より高いことを特徴とする半導体装置の製造
方法。 - 【請求項３】 半導体基板にトレンチを形成するトレン
チ形成工程と、 前記トレンチの内面を酸化する酸化工程と、 前記酸化工程後のトレンチ内に導電体を埋設する埋め込
み工程とを含み、 前記トレンチの下部側壁および底部が前記酸化工程前に
アモルファス化されていることを特徴とする半導体装置
の製造方法。 - 【請求項４】 請求項３に記載する半導体装置の製造方
法において、 前記トレンチ形成工程で形成されるトレンチの内面の少
なくとも底部周辺が傾斜面であり、 前記傾斜面の部分の半導体がアモルファス化されている
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１ないし請求項４のいずれかに記
載する半導体装置の製造方法において、 前記酸化工程前に、前記トレンチの底部に酸化速度を増
加させるための前処理を行う酸化増速前処理工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５に記載する半導体装置の製造方
法において、 前記酸化増速工程が、前記トレンチ形成工程後に前記ト
レンチの開口部の鍔状マスクを介してイオン注入により
行われることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122430A JPH09283535A (ja) | 1996-04-18 | 1996-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122430A JPH09283535A (ja) | 1996-04-18 | 1996-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283535A true JPH09283535A (ja) | 1997-10-31 |
Family
ID=14835655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8122430A Pending JPH09283535A (ja) | 1996-04-18 | 1996-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283535A (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036071A (ja) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP2002026324A (ja) * | 2000-04-04 | 2002-01-25 | Internatl Rectifier Corp | 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理 |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| JP2003509836A (ja) * | 1999-05-25 | 2003-03-11 | ウィリアムス、リチャード・ケイ | 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子及びそれを製造する方法 |
| EP1376674A2 (en) * | 2002-06-25 | 2004-01-02 | Siliconix Incorporated | Method of fabricating a trench MOSFET |
| WO2003034500A3 (en) * | 2001-10-11 | 2004-05-27 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices and their manufacture |
| US6787848B2 (en) | 2001-06-29 | 2004-09-07 | Kabushiki Kaisha Toshiba | Vertical type power mosfet having trenched gate structure |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP2006351697A (ja) * | 2005-06-14 | 2006-12-28 | Denso Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| US7229872B2 (en) | 2000-04-04 | 2007-06-12 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
| JP2008135458A (ja) * | 2006-11-27 | 2008-06-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
| WO2009041743A1 (ja) * | 2007-09-28 | 2009-04-02 | Sanyo Electric Co., Ltd. | トレンチゲート型トランジスタ及びその製造方法 |
| JP2009130357A (ja) * | 2007-11-19 | 2009-06-11 | Magnachip Semiconductor Ltd | トレンチｍｏｓｆｅｔ及びその製造方法 |
| JP2009283494A (ja) * | 2008-05-19 | 2009-12-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| US8076720B2 (en) | 2007-09-28 | 2011-12-13 | Semiconductor Components Industries, Llc | Trench gate type transistor |
| JP2012080074A (ja) * | 2010-09-08 | 2012-04-19 | Denso Corp | 半導体装置 |
| US9496335B2 (en) | 2013-09-17 | 2016-11-15 | Magnachip Semiconductor, Ltd. | Super junction semiconductor device and method for manufacturing the same |
| CN108376647A (zh) * | 2018-04-19 | 2018-08-07 | 张帅 | 屏蔽栅场效应晶体管及其制造方法（哑铃形） |
| CN114639607A (zh) * | 2022-03-16 | 2022-06-17 | 江苏东海半导体股份有限公司 | Mos器件的形成方法 |
| US20220199806A1 (en) * | 2020-12-18 | 2022-06-23 | Applied Materials, Inc. | Ion implantation to form trench-bottom oxide of mosfet |
-
1996
- 1996-04-18 JP JP8122430A patent/JPH09283535A/ja active Pending
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509836A (ja) * | 1999-05-25 | 2003-03-11 | ウィリアムス、リチャード・ケイ | 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子及びそれを製造する方法 |
| JP4834228B2 (ja) * | 1999-05-25 | 2011-12-14 | ウィリアムス、リチャード・ケイ | 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子を製造する方法 |
| JP2001036071A (ja) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| JP2002026324A (ja) * | 2000-04-04 | 2002-01-25 | Internatl Rectifier Corp | 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理 |
| US8487368B2 (en) | 2000-04-04 | 2013-07-16 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
| US6849507B2 (en) * | 2000-04-04 | 2005-02-01 | International Rectifier Corporation | Process for manufacture of low voltage power MOSFET device |
| US7229872B2 (en) | 2000-04-04 | 2007-06-12 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
| US7045426B2 (en) | 2001-06-29 | 2006-05-16 | Kabushiki Kaisha Toshiba | Vertical type power MOSFET having trenched gate structure |
| US6787848B2 (en) | 2001-06-29 | 2004-09-07 | Kabushiki Kaisha Toshiba | Vertical type power mosfet having trenched gate structure |
| WO2003034500A3 (en) * | 2001-10-11 | 2004-05-27 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices and their manufacture |
| US7012005B2 (en) | 2002-06-25 | 2006-03-14 | Siliconix Incorporated | Self-aligned differential oxidation in trenches by ion implantation |
| EP1376674A3 (en) * | 2002-06-25 | 2005-02-02 | Siliconix Incorporated | Method of fabricating a trench MOSFET |
| EP1376674A2 (en) * | 2002-06-25 | 2004-01-02 | Siliconix Incorporated | Method of fabricating a trench MOSFET |
| JP2006351697A (ja) * | 2005-06-14 | 2006-12-28 | Denso Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JP2008135458A (ja) * | 2006-11-27 | 2008-06-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
| WO2009041743A1 (ja) * | 2007-09-28 | 2009-04-02 | Sanyo Electric Co., Ltd. | トレンチゲート型トランジスタ及びその製造方法 |
| JP2009088188A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | トレンチゲート型トランジスタ及びその製造方法 |
| US8076720B2 (en) | 2007-09-28 | 2011-12-13 | Semiconductor Components Industries, Llc | Trench gate type transistor |
| US8242557B2 (en) | 2007-09-28 | 2012-08-14 | Semiconductor Components Industries, Llc | Trench gate type transistor |
| JP2009130357A (ja) * | 2007-11-19 | 2009-06-11 | Magnachip Semiconductor Ltd | トレンチｍｏｓｆｅｔ及びその製造方法 |
| JP2009283494A (ja) * | 2008-05-19 | 2009-12-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| US8659065B2 (en) | 2010-09-08 | 2014-02-25 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| JP2012080074A (ja) * | 2010-09-08 | 2012-04-19 | Denso Corp | 半導体装置 |
| US9496335B2 (en) | 2013-09-17 | 2016-11-15 | Magnachip Semiconductor, Ltd. | Super junction semiconductor device and method for manufacturing the same |
| CN108376647A (zh) * | 2018-04-19 | 2018-08-07 | 张帅 | 屏蔽栅场效应晶体管及其制造方法（哑铃形） |
| CN108376647B (zh) * | 2018-04-19 | 2021-04-30 | 济南安海半导体有限公司 | 屏蔽栅场效应晶体管及其制造方法 |
| US20220199806A1 (en) * | 2020-12-18 | 2022-06-23 | Applied Materials, Inc. | Ion implantation to form trench-bottom oxide of mosfet |
| US11695060B2 (en) * | 2020-12-18 | 2023-07-04 | Applied Materials, Inc. | Ion implantation to form trench-bottom oxide of MOSFET |
| CN114639607A (zh) * | 2022-03-16 | 2022-06-17 | 江苏东海半导体股份有限公司 | Mos器件的形成方法 |
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