JP2005514785A - ドーピング源でもあるエッチャントガスを用いてトレンチをエッチングすることで形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔ - Google Patents

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Abstract

【課題】ドーピング源でもあるエッチャントガスを用いてトレンチをエッチングすることで形成されるドープカラムを含む電圧維持領域を有する高電圧電力ＭＯＳＦＥＴを提供する。
【解決手段】電力半導体装置の製造方法は、第１の導電型の基板２を設け、基板上に電圧維持領域を形成することから始められる。電圧維持領域は、第１の導電型のエピタキシャル層１を基板上に堆積し、少なくとも１つのトレンチ５２０をエピタキシャル層に形成することで形成される。第２の導電型のドーパントを有する少なくとも１つのドープカラム５１２は、トレンチの側壁に隣接するエピタキシャル層に位置される。トレンチは、ドープカラムを形成するためのドーパント源としても機能するエッチャントガスを用いてエッチングされる。例えば、ホウ素のようなｐ型ドーパントが望まれる場合、エッチャントガスとしてＢＣｌ３が使用されてもよい。あるいは、リンのようなｎ型ドーパントが必要な場合、エッチャントガスとしてＰＨ３が使用されてもよい。ガス中に存在するドーパントは、トレンチの表面を画定するシリコン中に組み込まれる。ドーパントは、その後拡散され、トレンチを囲うドープカラムが形成される。トレンチは、二酸化珪素、窒化珪素、ポリシリコン、または、これら材料の組み合わせのような絶縁材料で充填される。トレンチを充填する工程は、ドープカラムを形成するようドーパントが拡散される前または後に実施され得る。最後に、第２の導電型の少なくとも１つの領域が接合を間に画定するよう電圧維持領域上に形成される。

Description

関連出願
本願は、２００１年１０月４日に米国特許庁に出願された「フローティングアイランド電圧維持層を有する電力半導体装置の製造方法（Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer）」なる名称の同時継続米国特許出願第０９／９７０，９７２号に関する。
本願は、２００１年１２月３１日に米国特許庁に出願された「急速な拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ＭＯＳＦＥＴの製造方法（Method for Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed by Rapid Diffusion）」なる名称の同時継続米国特許出願第１０／０３９，０６８号に関する。
本願は、２００１年１２月３１日に米国特許庁に出願された「トレンチエッチングおよびイオン注入によって形成されるドープカラムを含む電圧維持領域を有する高電圧ＭＯＳＦＥＴ（High Voltage MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Trench Etching And Ion Implantation）」なる名称の同時係属米国特許出願第１０／０３８，８４５号に関する。
本願は、２００１年１２月３１日に米国特許庁に出願された「トレンチエッチングおよび向かい合ったドープポリシリコン領域からの拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧ＭＯＳＦＥＴ（High Voltage MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Trench Etching And Diffusion From Regions of Oppositely Doped Polysilicon）」なる名称の同時係属米国特許出願第１０／０３９，２４１号に関する。
本発明は一般的に半導体装置に関し、特に、電力ＭOＳＦＥＴ装置に関する。
電力ＭＯＳＦＥＴ装置は、自動車の電気システム、電源、および、電力管理適用のような用途に用いられる。このような装置は、オフ状態では高電圧を維持し、オン状態では低電圧降下および高電流を有するべきである。
図１は、Ｎ−チャネル電力ＭＯＳＦＥＴの典型的な構造を例示する。Ｎ＋シリコン基板２上に形成されるＮ−エピタキシャルシリコン層１は、デバイスの２つのＭＯＳＦＥＴセルに対してｐ−ボディ領域５ａおよび６ａ、ならびに、Ｎ＋ソース領域７および８を含む。ｐボディ領域５および６は、深いｐボディ領域５ｂおよび６ｂを含んでもよい。ソース−ボディ電極１２は、エピタキシャル層１のある表面部分上に延在し、ソースとボディ領域に接触する。両方のセルに対するＮ型ドレインが、図１の上部半導体表面にまで延在するＮ−エピタキシャル層１の部分によって形成される。ドレイン電極がＮ＋基板２の底部に設けられる。典型的にはポリシリコンよりなる絶縁ゲート電極１８は、ボディ、および、デバイスのドレインの一部分上に主に配置され、多くの場合二酸化珪素である誘電体の薄層によってボディおよびドレインから分離されている。ソースおよびボディ電極に対してゲートに適当な正の電圧が印加されると、ボディ領域の表面においてソースとドレインとの間にチャネルが形成される。
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、エピタキシャル層１におけるドリフト域抵抗によって主に決定される。ドリフト域抵抗は、反対に、エピタキシャル層１のドーピングおよび層の厚さによって決定される。しかしながら、デバイスのブレークダウン電圧を上昇させるためには、エピタキシャル層１のドーピング濃度が減少され、層の厚さが増加されなくてはならない。図２に示す曲線２０は、従来のＭＯＳＦＥＴにおけるブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。残念ながら、曲線２０が示すように、ブレークダウン電圧が上昇するとデバイスのオン抵抗は急速に増加する。この抵抗の急速な増加は、ＭＯＳＦＥＴがより高電圧、特に、数百ボルト以上の電圧で動作されるときに問題を生ずる。
図３は、オン抵抗が減少された、高電圧で動作されるよう設計されたＭＯＳＦＥＴを示す図である。同ＭＯＳＦＥＴは、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＤＥＭ，１９９８，ｐ．６８３の文書Ｎｏ．２６．２に記載されている。同ＭＯＳＦＥＴは、ボディ領域５および６の下からデバイスのドリフト領域まで延在するｐ−型ドープ領域４０および４２を含む以外では図１に示す従来のＭＯＳＦＥＴと同様である。ｐ−型ドープ領域４０および４２は、ｐ−ドープ領域４０および４２に隣接するエピタキシャル層１の部分によって画定されるｎ型ドープカラムによって分離されるカラムをドリフト領域中に画定する。反対のドーピング型の交互のカラムにより、従来のＭＯＳＦＥＴのように垂直方向だけでなく水平方向にも逆電圧が生ずる。その結果、同デバイスは、エピタキシャル層１の層の厚さを減少させ、ドリフト域においてドーピング濃度を増加させて、従来のデバイスと同じ逆電圧を実現することができる。図２の曲線２５は、図３に示すＭＯＳＦＥＴのブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。より高い動作電圧では、同デバイスのオン抵抗は、図１に示すデバイスに対して実質的に減少され、ブレークダウン電圧と本質的に線形に増加することが明らかである。
図３に示すデバイスの改善された動作特性は、トランジスタのドリフト領域における電荷補償に基づく。つまり、ドリフト領域におけるドーピングは、例えば、１桁以上に実質的に増加され、反対のドーピング型のカラムを追加することによって追加的な電荷が相殺される。それにより、トランジスタのブロッキング電圧は変更されないままとなる。電荷補償用カラムは、デバイスがオンの状態では電流の伝導に寄与しない。トランジスタのこれらの望ましい特性は、反対のドーピング型の隣接するカラム間で実現される電荷補償の度合いに大きく依存する。残念ながら、カラムのドーパント勾配における不均一性は、その加工中の処理パラメータの制御の限界により回避することが困難である。例えば、カラムと基板との間のインターフェース、および、カラムとｐボディ領域との間のインターフェースでの拡散は、これらインターフェースの近傍にあるカラムの部分のドーパント濃度を変化させる。
図３に示す構造は、適当なドーパントの導入によってそれぞれ後続される多数のエピタキシャル堆積工程を含む処理シーケンスで加工される。残念ながら、エピタキシャル堆積工程は、実施するには高価であり、したがって、この構造は製造するには高価である。これらのデバイスを形成する別の技法は同時出願米国特許出願第０９／９７０，９７２号に開示され、同出願ではトレンチは異なる深さに連続的にエッチングされる。各エッチング工程の後、トレンチの底部にドーパント材料が注入され、拡散され、集合的に図３に示すｐ−型ドープ領域４０および４２のように機能する一連のドープ領域（いわゆる「フローティングアイランド」）が形成される。しかしながら、フローティングアイランド技法を用いるデバイスのオン抵抗は、連続的なカラムを用いる同一のデバイスほど低くない。
したがって、より安価に生産されるよう最小限の数のエピタキシャル堆積工程を必要とし、デバイスのドリフト領域において反対のドーピング型の隣接するカラムで高度の電荷補償が実現され得るよう処理パラメータの十分な制御を可能にする、図３に示すＭＯＳＦＥＴ構造を加工する方法を提供することが望ましい。
［発明の概要］
本発明によれば、電力半導体装置を製造する方法が提供される。本方法は、第１の導電型の基板を設け、基板上に電圧維持領域を形成することから始められる。電圧維持領域は、第１の導電型のエピタキシャル層を基板上に堆積し、少なくとも１つのトレンチをエピタキシャル層に形成することで形成される。第２の導電型のドーパントを有する少なくとも１つのドープカラムは、トレンチの側壁に隣接するエピタキシャル層に位置される。トレンチは、ドープカラムを形成するためのドーパント源としても機能するエッチャントガスを用いてエッチングされる。例えば、ホウ素のようなｐ型ドーパントが望まれる場合、エッチャントガスとしてＢＣｌ３が使用されてもよい。あるいは、リンのようなｎ型ドーパントが必要な場合、エッチャントガスとしてＰＨ３が使用されてもよい。ガス中に存在するドーパントは、トレンチの表面を画定するシリコン中に組み込まれる。ドーパントは、その後拡散され、トレンチを囲うドープカラムが形成される。トレンチは、二酸化珪素、窒化珪素、ポリシリコン、または、これら材料の組み合わせのような絶縁材料で充填される。トレンチを充填する工程は、ドープカラムを形成するようドーパントが拡散される前または後に実施され得る。最後に、第２の導電型の少なくとも１つの領域が接合を間に画成するよう電圧維持領域に亘って形成される。
本発明による方法で形成される電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、および、トレンチＤＭＯＳ ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、および、ダイオードからなる群から選択され得る。
本発明の別の態様によると、電力半導体装置が提供される。同デバイスは、第１の導電型の基板と、基板上に堆積される電圧維持領域とを有する。電圧維持領域は、第１の導電型のエピタキシャル層、および、エピタキシャル層に位置する少なくとも１つのトレンチを含む。第２の導電型のドーパントを有する少なくとも１つのドープカラムは、トレンチの側壁に隣接するエピタキシャル層に位置される。カラムは、トレンチをエッチングするために使用されるガスによってトレンチの表面中に導入されるドーパントから形成され、ドーパントはその後エピタキシャル層中に拡散される。充填材料が供給され、充填材料は、トレンチを実質的に充填する。接合を間に定めるよう第２の導電型の少なくとも１つの領域が電圧維持領域上に形成される。
本発明によれば、半導体電力装置の電圧維持層にｐ型カラムを形成する方法は、一般的に次のように説明される。最初に、デバイスの電圧維持領域を形成するエピタキシャル層に１つ以上のトレンチがエッチングされる。各トレンチは、ドープカラムが位置すべき場所に調整される。ドープカラムは、トレンチをエッチングするために用いられるガス中に存在するドーパントによって形成される。エッチングを実施するガスのエネルギーにより、エッチャントガス中に存在するドーパント種がトレンチを画定する表面にあるエピタキシャル層の部分に組み込まれる。ドーパント種は、エピタキシャル層において最終的な深さまで拡散され、ドープカラムが形成される。トレンチまたは複数のトレンチは、デバイスの特性に悪影響を及ぼさない材料で充填される。トレンチを充填する材料に使用され得る典型的な材料は、ノンドープのポリシリコン、二酸化珪素または窒化珪素のような誘電体、または、他の材料あるいは材料の組み合わせを含む。この処理シーケンスにより、図３に示すような連続的なドープカラムが形成される。
図３に示す電力半導体装置は、図４（ａ）〜図４（ｂ）に示す以下の例示的な工程に従って形成され得る。
最初に、従来のＮ＋ドープ基板５０２上にＮ−型ドープエピタキシャル層５０１が成長される。エピタキシャル層５０１は、５〜４０ｏｈｍ-ｃｍ（Ωｃｍ）の抵抗率を有する４００〜８００Ｖデバイスに対して典型的には１５〜５０ミクロン（μｍ）の厚さを有する。次に、エピタキシャル層５０１の表面が誘電体層で被覆されることで誘電体マスキング層が形成され、続いて、トレンチ５２０の位置を画定するマスク部分を残すように従来通り露光されパターン化される。トレンチ５２０は、例えば、１０〜４５ミクロン（μｍ）の範囲にある最初の深さまで反応性イオンエッチングによってマスク開口部を通じてドライエッチングされる。あるいは、プラズマエッチングおよびイオンビームミリングのような他のドライエッチング技法が用いられてもよい。トレンチは、ドープカラムの形成のためのドーパント源としても機能するエッチャントガスを用いてエッチングされる。例えば、図４（ａ）におけるようにホウ素のようなｐ型ドーパントが望まれる場合、エッチャントガスとしてＢＣｌ３が使用される。あるいは、リンのようなｎ型ドーパントが望まれる場合、エッチャントガスとしてＰＨ３が使用される。ガス中に存在するドーパントは、トレンチ５２０の表面を画定するシリコン層５１０中に組み込まれる。
各トレンチの側壁は、必要であれば円滑化される。最初に、反応性イオンエッチング処理によって生ずる損傷を排除するようトレンチの側壁から酸化膜（典型的には約５００〜１０００Ａ）の薄層を除去するためにドライ化学エッチングが使用され得る。次に、トレンチ５２０上に犠牲二酸化珪素層が成長される。犠牲層は、バッファ酸化膜エッチングまたはＨＦエッチングのいずれか一方によって除去され、結果として生ずるトレンチの側壁は可能な限り円滑になる。
図４（ｂ）では、トレンチは、最終的なデバイスの特性に悪影響を及ぼさない二酸化珪素、窒化珪素、アンドープのポリシリコン、またはこれらの材料の組み合わせのような絶縁材料で充填される。シリコン層５１０中のドーパント種は、エピタキシャル層５０１において最終的な深さまで拡散され、ドープカラム５１２が形成される。トレンチを充填する工程は、ドープカラム５１２を形成するためにドーパントが拡散される前または後に実施され得る。一般的に、トレンチの深さ、ドーパント量、および、拡散処理の大きさおよび持続時間は、所望の電荷補償を実現するよう選択されるべきである。最後に、電力半導体装置の残りの領域を形成するために構造の表面が平坦化される。
図４（ｂ）に示す構造を結果として生ずる処理工程の前述のシーケンスは、任意の数の異なる電力半導体装置が形成され得るｐ型ドープカラムを有する電圧維持層を提供する。前述した通り、このような電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、および、トレンチＤＭＯＳ ＭＯＳＦＥＴ、ＩＧＢＴ、および他のＭＯＳゲートデバイスを含む。例えば、図３は、本発明の原理に従って構成されるドープカラムを含む電圧維持層を有するＭＯＳＦＥＴの例を示す。図４はドープカラムを形成するために使用される単一のトレンチを示すが、本発明は任意の数のドープカラムを形成するための単一のまたは多数のトレンチを有する電圧維持領域を含むことに注意を要する。例えば、ドープカラムまたは複数のカラムは、ゲートの中心の下、または、デバイスのオン抵抗を減少させるに適当な他の位置に位置され得る。
一旦電圧維持領域およびドープカラムまたは複数のカラムが図４に示すように形成されると、図３に示すＭＯＳＦＥＴが次のように完成され得る。ゲート酸化膜は、活性領域マスクが形成された後に成長される。次に、多結晶シリコンの層が堆積され、ドープされ、酸化される。ポリシリコン層は、マスキングされ、ゲート領域が形成される。ｐ＋ドープの深いボディ領域５ｂおよび６ｂは、従来のマスキング、注入、および、拡散工程を経て形成される。例えば、ｐ＋ドープの深いボディ領域は、約１×１０１４〜５×１０１５／ｃｍ２の量で２０〜２００ＫｅＶでボロン注入される。浅いボディ領域５ａおよび６ａも同様に形成される。この領域に対する注入量は、２０〜１００ＫｅＶのエネルギーで１×１０１３〜５×１０１４／ｃｍ２である。
次に、ソース領域７および８を画定するパターン化されたマスキング層を形成するためにフォトレジストマスキング処理が使用される。続いて、ソース領域７および８が注入および拡散処理によって形成される。例えば、ソース領域には、典型的には２×１０１５〜１．２×１０１６／ｃｍ２の範囲の濃度まで２０〜１００ＫｅＶでヒ素が注入され得る。注入後、ヒ素は約０．５〜２．０ミクロンの深さまで拡散される。ボディ領域の深さは、典型的には約１〜３ミクロンの範囲にあり、ｐ＋ドープの深いボディ領域（存在した場合）はそれよりも若干深い。ＤＭＯＳトランジスタは、酸化物層をエッチングして表面上に接触開口部を形成することで従来のように完成される。ソース−ボディ電極およびゲート電極を画定するために金属化層も堆積され、マスキングされる。更に、パッド接触部を画定するためにパッドマスクが使用される。最後に、ドレイン接触層が基板の底表面に形成され、図５に示す装置が形成される。
電力ＭＯＳＦＥＴを形成する特定の処理シーケンスを記載したが、本発明の範囲内で他の処理シーケンスも使用し得ることに注意を要する。例えば、深いｐ＋ドープボディ領域は、ゲート領域が画定される前に形成されてもよい。更に、トレンチが形成される前に深いｐ＋ドープボディ領域が形成されることも可能である。幾つかのＤＭＯＳ構造では、ｐ＋ドープの深いボディ領域は、ｐ−ドープボディ領域より浅くてもよく、または、幾つかの場合では、ｐ＋ドープボディ領域がなくてもよい。
本願では様々な実施例が特定的に例示され説明されているが、本発明の変更例および変形例も上述の教授に包含され、本発明の精神および意図する範囲から逸脱することなく添付の特許請求の範囲の範囲内にあることを理解するであろう。例えば、様々な半導体領域の導電性が本願記載の半導体領域の導電性と反対にされる、本発明による電力半導体装置が提供されてもよい。更に、本発明による装置を形成するために要求される典型的な工程を例示するために縦型ＤＭＯＳトランジスタが用いられているが、他のＤＭＯＳ ＦＥＴおよびダイオード、バイポーラトランジスタ、電力ＪＧＥＴ、ＩＧＢＴ、ＭＣＴ、および、他のＭＯＳゲート電力装置のような他の電力半導体装置が上述の教示に従って形成されてもよい。
従来の電力ＭＯＳＦＥＴ構造を示す断面図である。 従来の電力ＭＯＳＦＥＴに対するブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す図である。 図１に示す構造と比べて同じ電圧でより低い単位面積当たりのオン抵抗で動作されるよう設計される、ｐ型ドーパントのカラムがボディ領域の下に位置する電圧維持領域を有するＭＯＳＦＥＴ構造を示す図である。 本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。 本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。 本発明により構成されるＭＯＳＦＥＴの断面図である。
符号の説明
５０１…Ｎ−型ドープエピタキシャル層、５０２…Ｎ＋ドープ基板、５１０…シリコン層、５１２…ドープカラム、５２０…トレンチ、５ｂ、６ｂ…ｐ＋ドープの深いボディ領域、５ａ、５ｂ…浅いボディ領域、７、８…ソース領域

Claims (32)

  1. 電力半導体装置を形成する方法であって、
    Ａ．第１又は第２の導電型の基板を用意する工程と；
    Ｂ．
    １．前記基板上に前記第１の導電型を有するエピタキシャル層を堆積し、
    ２．前記第２の導電型のドーパント種を有するエッチャントガスで前記エピタキシャル層中に少なくとも１つのトレンチをエッチングし、トレンチの壁を画定する前記エピタキシャル層の部分にドープ表面層を形成し、
    ３．前記ドープ表面層に位置する前記ドーパント種を前記エピタキシャル層中に更に拡散し、前記トレンチに隣接して前記エピタキシャル層にドープエピタキシャル領域を形成し、
    ４．前記トレンチに充填材料を堆積して前記トレンチを実質的に充填する、
    工程によって前記基板上に電圧維持領域を形成する工程と；
    Ｃ．接合を間に画成するように前記電圧維持領域上に前記第２の導電型の少なくとも１つの領域を形成する工程と；
    を備える方法。
  2. 前記充填材料を堆積する工程は、前記ドーパント種を拡散する工程の前に行われる、請求項１記載の方法。
  3. 前記充填材料を堆積する工程は、前記ドーパント種を拡散する工程の後に行われる、請求項１記載の方法。
  4. 前記工程Ｃは、
    ゲート誘電体領域の上にゲートコンダクタを形成する工程と、
    ドリフト領域を間に画定するよう前記エピタキシャル層に第２の導電型を有する第１および第２のボディ領域を形成する工程と、
    前記第１および前記第２のボディ領域それぞれに前記第１の導電型の第１および第２のソース領域を形成する工程を更に備える請求項１記載の方法。
  5. 前記トレンチを充填する材料はノンドープのポリシリコンである、請求項１記載の方法。
  6. 前記トレンチを充填する材料は誘電体材料である、請求項１記載の方法。
  7. 前記誘電体材料は二酸化珪素である、請求項６記載の方法。
  8. 前記誘電体材料は窒化珪素である、請求項６記載の方法。
  9. 前記ドーパント種はホウ素である、請求項１記載の方法。
  10. 前記エッチャントガスはＢＣｌ３である、請求項９記載の方法。
  11. 前記ドーパント種はリンである、請求項１記載の方法。
  12. 前記エッチャントガスはＰＨ３である、請求項１１記載の方法。
  13. 前記ボディ領域は深いボディ領域を含む、請求項４記載の方法。
  14. 前記トレンチは、少なくとも１つのトレンチを画定するマスキング層を設け、前記マスキング層によって画定される前記トレンチをエッチングすることで形成される、請求項１記載の方法。
  15. 前記エッチング工程は、反応性イオンエッチングによって行われる、請求項１記載の方法。
  16. 前記ボディ領域は前記基板にドーパントを注入し拡散することで形成される、請求項４記載の方法。
  17. 前記電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳおよびトレンチＤＭＯＳ ＭＯＳＦＥＴ、ＩＧＢＴ、および、バイポーラトランジスタからなる群から選択される、請求項１記載の方法。
  18. 請求項１記載の方法により形成される電力半導体装置。
  19. 請求項４記載の方法により形成される電力半導体装置。
  20. 請求項１７記載の方法により形成される電力半導体装置。
  21. 第１または第２の導電型の基板と；
    前記基板上に位置する電圧維持領域とを備え、
    前記電圧維持領域は、
    第１の導電型を有するエピタキシャル層と；
    前記エピタキシャル層に位置する少なくとも１つのトレンチと；
    第２の導電型のドーパントを有し、前記カラムが前記トレンチを形成するために用いられたエッチャントガスによって前記トレンチの表面に導入されるドーパントから形成され、前記エピタキシャル層中に拡散される少なくとも１つのドープカラムと；
    前記トレンチを実質的に充填する充填材料と；
    接合を間に画定するよう前記電圧維持領域上に配置される前記第２の導電型の少なくとも１つの領域と；
    を含む電力半導体装置。
  22. 前記少なくとも１つの領域は、更に、
    ゲート誘電体および前記ゲート誘電体の上に配置されるゲートコンダクタと；
    ドリフト領域を間に画定するよう前記エピタキシャル層に位置する第２の導電型の第１および第２のボディ領域と；
    前記第１および第２のボディ領域にそれぞれ位置する前記第１の導電型の第１および第２のソース領域と；
    を含む請求項２１記載の装置。
  23. 前記トレンチを充填する前記材料は、ノンドープのポリシリコンである、請求項２１記載の装置。
  24. 前記トレンチを充填する前記材料は誘電体材料である、請求項２１記載の装置。
  25. 前記誘電体材料は二酸化珪素である、請求項２４記載の装置。
  26. 前記誘電体材料は窒化珪素である、請求項２４記載の装置。
  27. 前記ドーパントはホウ素である、請求項２１記載の装置。
  28. 前記エッチャントガスはＢＣｌ３である、請求項２７記載の装置。
  29. 前記ドーパントはリンである、請求項２１記載の装置。
  30. 前記エッチャントガスはＰＨ３である、請求項２９記載の装置。
  31. 前記ボディ領域は深いボディ領域を含む、請求項２２記載の装置。
  32. 前記電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳおよびトレンチＤＭＯＳ ＭＯＳＦＥＴ、ＩＧＢＴ、および、バイポーラトランジスタからなる群から選択される、請求項２１記載の装置。
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