JP3850054B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3850054B2
JP3850054B2 JP28096195A JP28096195A JP3850054B2 JP 3850054 B2 JP3850054 B2 JP 3850054B2 JP 28096195 A JP28096195 A JP 28096195A JP 28096195 A JP28096195 A JP 28096195A JP 3850054 B2 JP3850054 B2 JP 3850054B2
Authority
JP
Japan
Prior art keywords
region
semiconductor device
impurity
impurity region
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP28096195A
Other languages
English (en)
Other versions
JPH09139510A (ja
Inventor
徹雄 高橋
勝光 中村
忠玄 湊
真名 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP28096195A priority Critical patent/JP3850054B2/ja
Priority to TW084113477A priority patent/TW289156B/zh
Priority to EP00107885A priority patent/EP1030372B1/en
Priority to DE69634837T priority patent/DE69634837T2/de
Priority to DE69633310T priority patent/DE69633310T2/de
Priority to DE69614949T priority patent/DE69614949T2/de
Priority to EP00107897A priority patent/EP1030373A1/en
Priority to EP01117378A priority patent/EP1154491B1/en
Priority to EP01117369A priority patent/EP1158582B1/en
Priority to DE69627215T priority patent/DE69627215T2/de
Priority to EP96109389A priority patent/EP0756330B1/en
Priority to KR1019960027952A priority patent/KR100214207B1/ko
Priority to CNB981253849A priority patent/CN1236499C/zh
Priority to CN96102369A priority patent/CN1052342C/zh
Priority to US08/683,279 priority patent/US5977570A/en
Publication of JPH09139510A publication Critical patent/JPH09139510A/ja
Priority to US09/222,795 priority patent/US6265735B1/en
Priority to US09/862,620 priority patent/US6693310B1/en
Priority to US09/862,619 priority patent/US6445012B2/en
Priority to US10/223,661 priority patent/US6867437B2/en
Priority to US10/457,658 priority patent/US6897493B2/en
Priority to US10/978,440 priority patent/US7253031B2/en
Application granted granted Critical
Publication of JP3850054B2 publication Critical patent/JP3850054B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
    • H01L29/66378—Thyristors structurally associated with another device, e.g. built-in diode the other device being a controlling field-effect device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【０００１】
【発明の属する技術分野】
本発明は、自己消孤機能を有する縦型の電力用半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
まず、従来の半導体装置について説明する。
【０００３】
図９７は、第１の従来例における半導体装置の構成を概略的に示す断面図である。図９７を参照して、第１の従来例は、ＳＩＴｈ（Static Induction Thyristor）を有する例を示している。このＳＩＴｈは、ｐｉｎダイオード部と、ｐ型ゲート領域３０７と、ゲート電極層３０９と、カソード電極３１１と、アノード電極３１３とを有している。
【０００４】
ｐｉｎダイオード部は、ｐ+ アノード領域３０１、ｎ- 領域３０３およびカソード領域（ｎ+ エミッタ領域）３０５の積層構造よりなっている。ｐ型ゲート領域３０７は、ｎ- 領域３０３内に形成されている。ゲート電極３０９は、ｐ型ゲート領域３０７に電気的に接続されている。カソード電極３１１はカソード領域３０５に、アノード電極３１３はｐ+ アノード領域３０１に各々電気的に接続されている。
【０００５】
上記のＳＩＴｈはゲート電極３０９に印加するゲート電圧を正にすることで主電流導通状態を実現することができる。このとき電流は、ｐ+ アノード領域３０１からカソード領域３０５側へｐｉｎダイオードを通じて流れる。
【０００６】
図９８は、第２の従来例における半導体装置の構成を概略的に示す断面図である。図９８を参照して、第２の従来例は、ＧＴＯ（Gate Turn-Off ）サイリスタの例を示している。このＧＴＯサイリスタは、ｐ+ アノード領域３５１と、ｎ- 領域３５３と、ｐベース領域３５５と、カソード領域３５７と、ゲート電極３５９と、カソード電極３６１と、アノード電極３６３とを有している。
【０００７】
ｐ+ アノード領域３５１とｎ- 領域３５３とｐベース領域３５５とカソード領域３５７とは順次積層されている。ｐ型ベース領域３５５には、ゲート電極３５９が電気的に接続されている。またカソード電極３６１はカソード領域３５７に、アノード電極３６３はｐ+ アノード領域３５１に各々電気的に接続されている。
【０００８】
このＧＴＯサイリスタでも、ゲート電圧を正にすることで主電流導通状態を実現することができる。ゲート電圧を正にすると、電流はｐ+ コレクタ領域３５１からカソード領域３５７側へｐｎｐｎダイオードを通じて流れる。
【０００９】
上述した第１および第２の従来例の双方とも、ゲート電極に負の電圧を与えることで主電流遮断状態を実現することができる。ゲート電極３０９、３５９に負の電圧を印加すると、素子内に残っている少数キャリア（正孔）がゲート電極３０９、３５９から引抜かれる。これにより主電流が遮断される。
【００１０】
図９９は、第３の従来例における半導体装置の構成を概略的に示す断面図である。図９９を参照して、第３の従来例は、トレンチＩＧＢＴ（Insulated Gate Bipolar Transistor ）の例を示している。このトレンチＩＧＢＴは、ｐ+ コレクタ領域１０１と、ｎ+ バッファ領域１０３と、ｎ- 領域１０５と、ｐ型ベース領域１０７と、ｎ+ エミッタ領域１０９と、ｐ+ コンタクト領域１１１と、ゲート酸化膜１１５と、ゲート電極層１１７と、カソード電極（エミッタ）１２１と、アノード電極（コレクタ）１２３とを有している。
【００１１】
ｐ+ コレクタ領域１０１上には、ｎ+ バッファ領域１０３を介在してｎ- 領域１０５が形成されている。ｎ- 領域１０５上には、ｐ型ベース領域１０７を介在して、ｎ+ エミッタ領域１０９とｐ+ コンタクト領域１１１とが互いに隣接するように形成されている。このｎ+ エミッタ領域１０９が形成された表面には、溝４１３が設けられている。
【００１２】
この溝４１３は、ｎ+ エミッタ領域１０９とｐ型ベース領域１０７とを貫通してｎ- 領域１０５に達している。溝４１３の表面からの深さＴP は、３〜５μｍである。
【００１３】
この溝４１３の内壁面に沿ってゲート酸化膜１１５が形成されている。この溝４１３を埋込み、かつ上端が溝４１３内から突出するようにゲート電極層１１７が形成されている。このゲート電極層１１７は、ゲート酸化膜１１５を介在してｎ+ エミッタ領域１０９、ｐ型ベース領域１０７およびｎ- 領域１０５に対向している。
【００１４】
ゲート電極層１１７の上端を覆うように層間絶縁層１１９が形成されている。この層間絶縁層には、ｎ+ エミッタ領域１０９とｐ+ コンタクト領域１１１との表面を露出する開口部が設けられている。この開口部を通じてｎ+ エミッタ領域１０９とｐ+ コンタクト領域１１１とに電気的に接続するようにカソード電極（エミッタ）１２１が形成されている。また、ｐ+ コレクタ領域１０１に電気的に接続するようにアノード電極（コレクタ）１２３が形成されている。
【００１５】
以降、半導体基板のカソード電極１２１が形成される面をカソード面もしくは第１主面と称し、アノード電極１２３が形成される面をアノード面もしくは第２主面と称することとする。
【００１６】
ゲート電極層１１７が溝４１３内にゲート酸化膜１１５を介在して形成されたトレンチＭＯＳゲート構造は、以下の製法により形成される。
【００１７】
まず半導体基板に通常の異方性ドライエッチング技術により３〜５μｍ程度の比較的深い溝４１３が形成される。この溝４１３の内壁に、犠牲酸化やクリーニング処理が施される。この後、９００〜１０００℃程度の温度で、たとえば水蒸気雰囲気中でシリコン熱酸化膜（以下、ゲート酸化膜と呼ぶ）１１５が形成される。ｎ型不純物であるリンをドープした多結晶シリコン膜やｐ型不純物であるホウ素をドープした多結晶シリコン膜で、溝４１３内が埋め込まれる。この溝４１３内を埋め込み、かつ溝４１３の少なくとも一部分よりカソード側の表面に引出すようにこのドープトポリシリコン膜がパターニングされる。このパターニングされたドープトポリシリコン膜は、カソード電極１２１とは絶縁した状態で、半導体装置の全体に張りめぐらされたアルミニウムなどの金属で形成されたゲート表面配線に電気的に接続される。
【００１８】
次に、第３の従来例における主電流導通状態と主電流遮断状態との制御方法について説明する。
【００１９】
主電流導通状態（オン状態）は、カソード電極１２１−アノード電極１２３間に順バイアス、すなわちアノード電極１２３に正（＋）電圧が、カソード電極１２１に負（−）電圧が印加された状態でゲート電極層１１７に正（＋）電圧を印加することで実現する。
【００２０】
まず、素子がオフ状態からオン状態へ移行するターンオン過程について以下に説明する。
【００２１】
ゲート電極層１１７に正（＋）電圧を印加すると、ゲート酸化膜１１５近傍のｐ型ベース領域１０７にｎ型反転した電子濃度の非常に高いｎチャネル（反転ｎ領域）が生成する。電流担体（以下キャリアと呼ぶ）の１つである電子が、ｎ+ エミッタ領域１０９からこのｎチャネルを通してｎ- 領域１０５中に注入され正（＋）電圧が印加されているｐ+ コレクタ領域１０１に向かって流れていく。この電子がｐ+ コレクタ領域１０１に到達すると、ｐ+ コレクタ領域１０１からもう１つの電流キャリアである正孔が、ｎ- 領域１０５中に注入され、負（−）電圧が印加されているｎ+ エミッタ領域１０９に向かって流れていき、前述のｎチャネルがｎ- 領域１０５と接しているところまで到達する。この過程を蓄積（ストレージ）過程といい、この時間をストレージ時間（t srrage）またはターンオン送り時間（td（on））といい、このストレージ時間中の電力損失は、後述の定常損失などと比べ小さくほとんど無視できる。
【００２２】
その後、アノード電極１２３とカソード電極１２１とから、両電極間に印加されている電位差に応じて、十分な電流担体がｎ- 領域１０５中に半導体基板濃度（１×１０12〜１×１０15ｃｍ-3 ）より２ないし３桁多く蓄積される。これにより、電子−正孔対により導電率変調と呼ばれる低抵抗状態が出現し、ターンオンが完了する。この過程を、ライズ過程といい、この時間をライズ時間（t rise）といい、この時間中の電力損失は、後述の定常損失などと同程度以上に大きく全損失を四分する。
【００２３】
このターンオン完了後の定常状態をオン状態といい、この状態でのオン抵抗によって発生する順方向電圧降下（実効的には両電極間電位差）と通電電流との積で表わされる電力損失をオン損失または定常損失という。
【００２４】
なお、ゲート電極層１１７に正の電圧が印加されると、図１００に示すよう溝１１３の側壁に沿って電子密度の高いｎ+ 蓄積領域４２５ａが形成される。
【００２５】
主電流遮断状態（オフ状態）は、アノード電極１２３−カソード電極１２１間に順バイアスが印加されたままの状態でも、ゲート電極層１１７に負（−）電圧を印加することで実現する。
【００２６】
次に、素子がオン状態からオフ状態へと移行するターンオフ過程について以下に説明する。
【００２７】
ゲート電極層１１７に負（−）電圧を印加すると、ゲート電極層１１７の側面に形成されていたｎチャネル（反転ｎ領域）が消失し、ｎ+ エミッタ領域１０９からｎ- 領域１０５中への電子供給が止まる。ここまでの過程を、蓄積（ストレージ）過程といい、これに要する時間を蓄積（ストレージ）時間（ts）またはターンオフ遅れ時間（td（off ））という。また、この時間中の電力損失は、先のターンオン損失および定常損失に比べて小さくほとんど無視できる。
【００２８】
さらに、電子密度の減少に伴い、ｎ- 領域１０５中に注入されていた電子濃度がｎ+ エミッタ領域１０９近傍から徐々に減少し始める。電荷中性条件を保つために、ｎ- 領域１０５中に注入されていた正孔も減少し始め、ｐ型ベース領域１０７とｎ- 領域１０５が逆バイアスされる。このため、ｐ型ベース領域１０７とｎ- 領域１０５との界面で空乏層が広がり始め、両電極間のオフ状態での印加電圧に応じた厚みに至る。ここまでの過程を、フォール過程といい、これに要する時間をフォール時間（tf）という。また、この時間中の電力損失は、先のターンオン損失および定常損失と同程度以上に大きく全損失を四分する。
【００２９】
さらに、前述の空乏化領域の外（ｐ+ コレクタ領域１０１より）の、両キャリアが残っている電気的に中性の領域の正孔が、空乏化領域を通過し、ｐ+ コンタクト領域１１１を通ってエミッタ電極１２１へ抜けきり、キャリアがすべて消滅し、ターンオフが完了する。この過程をテール過程といい、この時間をテール時間（t tail）といい、このテール時間中の電力損失をテール損失といい、先のターンオン損失、フォール時間中の損失および定常損失と同程度以上に大きく全損失を四分する。
【００３０】
このターンオフ完了後の定常状態をオフ状態といい、この状態でのリーク電流と両極間電圧の積によって発生する電力損失をオフ損失というが、通常他の電力損失に比べて小さく無視できる程度である。
【００３１】
【発明が解決しようとする課題】
上記の第１および第２の従来例は、主電流遮断状態にするためにゲート電極３０９、３５９から少数キャリアを引抜く電流制御型の素子である。このため、ターンオフ時には、主電流の数割もの電流をゲート電極から引抜く必要がある。比較的大きな電流を引抜く場合、配線のインダクタンス等によって発生するサージ電圧が大きくなると同時に電流による発熱などを考慮しなければならない。よって、ゲート電圧を制御する回路にサージ電圧や過電流に対する保護回路を設ける必要がある。したがって、ゲート制御回路が複雑になるという問題点があった。また、発熱により制御回路が熱破壊したり熱暴走する場合があるので、冷却機構を設けねばならず、装置が大型化する問題があった。
【００３２】
これらの問題点を解決する半導体装置が特開平５−２４３５６１号公報に開示されている。以下、この公報に開示された半導体装置を第４の従来例として以下に説明する。
【００３３】
図１０１は、第４の従来例における半導体装置の構成を概略的に示す平面図であり、図１０２と図１０３とは、図１０１のＰ−Ｐ′線とＱ−Ｑ′線とに沿う各断面図である。
【００３４】
図１０１〜図１０３を参照して、第４の従来例は、静電誘導サイリスタの例を示している。高抵抗のｎ型ベース層５０１の一方の面にｎ型バッファ層５０２を介してｐ型エミッタ層５０３が形成されている。ｎ型ベース層５０１の他方の面には複数本の溝５０５が微小間隔をもって形成されている。これらの溝５０５の内部には、ゲート酸化膜５０６を介してゲート電極５０７が埋込み形成されている。各溝５０５の間の領域には、１本おきにｎ型ターンオフチャネル層５０８が形成されており、このターンオフチャネル層５０８の表面にはｐ型ドレイン層５０９が形成されている。またｐ型ドレイン層５０９に挟まれる表面部にはｎ型ソース層５１０が形成されている。
【００３５】
このｐ型ドレイン層５０９とｎ型ソース層５１０とに電気的に接続するようにカソード電極５１１が形成されている。またｐ型エミッタ層５０３と電気的に接続するようにアノード電極５１２が形成されている。
【００３６】
この第４の従来例では、ゲート電極５０７に正の電圧を印加して、溝５０５に挟まれたｎ型ベース層５０１の電位を上げると、ｎ型ソース層５１０から電子が注入されて、素子はターンオンする。一方、ゲート電極層５０７に負の電圧を印加すると、ｎ型ターンオフチャネル層５０８の溝側面にｐ型チャネルが形成されて、ｎ型ベース層５０１のキャリアがｐ型ドレイン層５０９を介してカソード電極５１１に排出されるようになり、素子はターンオフする。
【００３７】
この第４の従来例では、ゲート電極５０７が絶縁ゲート構造を有している。このため、この第４の従来例は、ゲート電極５０７が基板から直接電流を引抜く電流制御型ではなく、ゲート電極に与える電圧（ゲート電圧）により制御を行なう、いわゆる電圧制御型である。
【００３８】
第４の従来例では、このように電圧制御としたため、ターンオフ動作時にゲート電極層５０７から大電流を引抜く必要はない。このため、大電流引抜きの際のサージ電圧や発熱を考慮して保護回路や冷却機構を設ける必要はない。よって、第４の従来例は、ゲート制御回路を簡略化できるという利点を有する。
【００３９】
しかし、第４の従来例では、図１０１に示すように並走する溝５０７に挟まれる表面領域には、ｐ型ドレイン層５０９とｎ型ソース層５１０とが隣り合って併存している。このｐ型ドレイン層５０９は、電子に対して電位障壁を持つため、カソード電極５１１から入る電子電流はｎ型ソース層５１０部分のみを流れることになる。したがって、部分的に電流密度が増加するなどの阻害要因があり、オン特性が悪化するという問題点があった。
【００４０】
それゆえ、本発明の一の目的は、ゲート制御回路を簡略化できるとともに、良好なオン特性および定常損失を低減するという特徴を持った電力用半導体装置を提供することである。
【００４１】
また図９９に示す第３の従来例では、順方向電圧降下Ｖｆを向上できないため、半導体装置の消費電力が大きくなるという問題点があった。以下、そのことについて詳細に説明する。
【００４２】
ＩＧＢＴの基本特性であるＯＮ電圧（ダイオードの順方向電圧降下Ｖｆ）を向上させる方法の１つとして、カソード側の電子の注入効率を向上させる方法がある。この電子の注入効率を向上させるには、カソード側の不純物濃度を増加させるか、もしくは有効カソード面積を増加させることが必要である。ここで言う有効カソード面積とは、図１００におけるｎ+ エミッタ領域１０９および蓄積領域４２５ａからなるｎ+ 領域（有効カソード領域）がｐ型ベース領域１０７およびｎ- 領域１０５と接触する部分（図中太線で示す）の面積を言う。
【００４３】
第３の従来例では、溝４１３の深さは上述したように３〜５μｍであった。このため、ゲート電極層に正の電圧を印加したときに溝１１３の周囲に生じる蓄積層の広がりが制約される。よって、有効カソード面積を大きく確保できないため、カソード側の電子の注入効率を向上することができず、ＩＧＢＴのＯＮ電圧を低減することができない。
【００４４】
それゆえ本発明の他の目的は、ゲート制御回路を簡略化できるとともに、低い順方向電圧降下Ｖｆおよび低い定常損失を有する電力用半導体装置を提供することである。
【００４５】
【課題を解決するための手段】
本発明の１の局面に従う半導体装置は、真正もしくは第１導電型の半導体基板を挟んで両主面の間で主電流が流れるダイオード構造を含む半導体装置であって、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、制御電極層と、第１電極層と、第２電極層とを備えている。第１導電型の第１不純物領域は、半導体基板の第１主面に形成され、半導体基板の濃度より高い不純物濃度を有している。第２導電型の第２不純物領域は、半導体基板の第２主面に形成され、第１不純物領域との間で半導体基板の低不純物濃度領域を挟んでいる。半導体基板は、並走する複数の溝を第１主面に有し、溝の各々は第１主面から第１不純物領域を貫通して半導体基板の低不純物濃度領域に達するように形成されている。第１不純物領域は、並走する溝に挟まれる半導体基板の第１主面全面に形成されている。制御電極層は、溝内において絶縁膜を介在して第１不純物領域および半導体基板の低不純物濃度領域と対向するように形成されている。第１電極層は、半導体基板の第１主面上に形成され、第１不純物領域に電気的に接続されている。第２電極層は、半導体基板の第２主面上に形成され、第２不純物領域に電気的に接続されている。
【００４６】
本発明の１の局面に従う半導体装置では、制御電極層は絶縁膜を介在して第１不純物領域および半導体基板の低不純物濃度領域と対向している。つまり、ゲート制御方式が電圧制御型である。このため、そのターンオフ動作時に制御電極から大電流を引抜く必要はない。よって、大電流が流れるときに生じるサージ電圧や発熱を考慮して保護回路や冷却機構をゲート制御回路に設ける必要はない。したがって、第１および第２の従来例に比較して、ゲート制御回路の簡略化を図ることができる。
【００４７】
またこの素子はバイポーラデバイスである。このバイポーラデバイスでは、正孔と電子との双方が動作に寄与する。このため、高耐圧化に対応して基板の厚みが厚くなり、オン状態での電流経路が長くなっても、正孔と電子とにより導電率の変調が生じるので、抵抗は低く維持される。したがって、電力損失が低減でき、発熱量も少なくできる。
【００４８】
また、制御電極層は、第１不純物領域および半導体基板の低不純物濃度領域と対向している。このため、制御電極層に電圧を印加することで、制御電極層が埋込まれた溝付近の半導体基板の低不純物濃度領域を第１不純物領域と同程度の高電子密度状態のチャネルにすることができる。これにより、溝付近のチャネル領域を第１不純物領域とみなすことができ、第１不純物領域が拡大されたような状態となる。この第１不純物領域が拡大されると、半導体基板の低不純物濃度領域と拡大された第１不純物領域との接触面積、いわゆる有効カソード面積が増加する。これにより、カソード側の電子の注入効率が向上し、ダイオードの順方向電圧降下Ｖｆが低減できる。
【００４９】
また溝間に挟まれる半導体基板の第１主面に第１不純物領域のみが形成されている。このため、かかる第１主面に互いに異なる導電型の不純物領域が併存する場合に比べて、カソード側から入る電子電流は、溝間に挟まれる半導体基板の第１主面に均等に流れる。よって、部分的に電流密度が増加するなどの阻害要因はなく、良好なオン特性が得られる。
【００５０】
上記局面において好ましくは、複数の溝は、互いに並走する第１、第２および第３の溝を有している。第１および第２の溝に挟まれる半導体基板の第１主面全面には、第１不純物領域が形成されている。第２および第３の溝に挟まれる半導体基板の第１主面には、第２導電型の第３不純物領域が形成されている。第３不純物領域は、溝より浅く形成されており、第１電極層と電気的に接続されている。
【００５１】
半導体基板の第１主面において第３不純物領域が溝を介在して第１不純物領域と隣り合うように設けられている。また、この第３不純物領域は第１不純物領域とは異なる導電型を有している。このため、素子のターンオフ時には、この第３不純物領域から正孔が引抜かれる。よって素子のターンオフ速度を向上させ、ターンオフ損失を低減することができる。
【００５２】
この第３不純物領域は、半導体基板の第１主面に溝を介在して第１不純物領域と隣り合うように設けられている。このため、この第３不純物領域と第１不純物領域との存在の割合を調整することで、所望のターンオフ速度および順方向電圧降下Ｖｆを選ぶことができる。
【００５３】
本発明の他の局面に従う半導体装置は、真正もしくは第１導電型の半導体基板を挟んで両主面の間を主電流が流れるｐｎｐｎ構造を含む半導体装置であって、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、第２導電型の第３不純物領域と、制御電極層と、第１電極層と、第２電極層とを備えている。第１導電型の第１不純物領域は、半導体基板の第１主面に形成されている。第２導電型の第２不純物領域は、半導体基板の第２主面に形成されている。第２導電型の第３不純物領域は、第１不純物領域の下部に、第２不純物領域との間で半導体基板の領域を挟むように形成されている。半導体基板は、並走する複数の溝を第１主面に有し、溝の各々は第１主面から第１および第３不純物領域を貫通して半導体基板の領域内に達するよう形成されている。第１不純物領域は、並走する溝に挟まれる半導体基板の第１主面全面に形成されている。制御電極層は、溝内において絶縁膜を介在して、第１および第３不純物領域および半導体基板の領域と対向するように形成されている。第１電極層は、半導体基板の第１主面上に形成され、第１不純物領域に電気的に接続されている。第２電極層は、半導体基板の第２主面上に形成され、第２不純物領域に電気的に接続されている。
【００５４】
本発明の他の局面に従う半導体装置では、制御電極層は絶縁膜を介在して第１および第３不純物領域および半導体基板の領域と対向している。つまり、ゲート制御方式が電圧制御型である。このため、ターンオフ動作時に制御電極層から大電流を引抜く必要はない。よって、大電流が流れるときに生ずるサージ電圧や発熱を考慮して保護回路や冷却機構をゲート制御回路に設ける必要はない。したがって、第１および第２の従来例に比較してゲート制御回路の簡略化を図ることができる。
【００５５】
またこの素子はバイポーラデバイスである。このバイポーラデバイスでは、正孔と電子との双方が動作に寄与する。このため、高耐圧化に対応して基板の厚みが厚くなり、オン状態の電流経路が長くなっても、正孔と電子とにより導電率の変調が生じる。よって、オン抵抗が低く維持される。したがって、定常損失の増大を抑制することができ、発熱量も少なくできる。
【００５６】
また溝間に挟まれる半導体基板の第１主面に第１不純物領域のみが形成されている。このため、かかる第１主面に互いに異なる導電型の不純物領域が併存する場合に比べて、カソード側から入る電子電流は、溝間に挟まれる半導体基板の第１主面に均等に流れる。よって、部分的に電流密度が増加するなどの阻害要因はなく、良好なオン特性が得られる。
【００５７】
上記局面において好ましくは、複数の溝は、互いに並走する第１、第２および第３の溝を有している。第１および第２の溝に挟まれる半導体基板の第１主面全面には、第１不純物領域が形成されている。第２および第３の溝に挟まれる半導体基板の第１主面には、第２導電型の第４不純物領域が形成されている。第４不純物領域は、溝より浅く形成されており、第１電極層と電気的に接続されている。
【００５８】
半導体基板の第１主面に第４不純物領域が溝を介在して第１不純物領域と隣り合うように設けられている。また、この第４不純物領域は第１不純物領域とは異なる導電型を有している。このため、この素子のターンオフ時には、この第４不純物領域から正孔が引抜かれる。よってこの素子のターンオフ速度を向上させ、ターンオフ損失を低減することができる。
【００５９】
この第４不純物領域は、半導体基板の第１主面に第１不純物領域と溝を介して隣り合うように設けられている。このため、この第４不純物領域と第１不純物領域との存在の割合を調整することで、所望のターンオフ速度および順方向電圧降下Ｖｆを選ぶことができる。
【００６０】
本発明のさらに他の局面に従う半導体装置は、真正もしくは第１導電型の半導体基板を挟んで両主面の間で主電流が流れるダイオード構造を含む半導体装置であって、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、第２導電型の第３不純物領域と、第１導電型の第４不純物領域と、制御電極層と、第１電極層と、第２電極層とを備えている。第１導電型の第１不純物領域は、半導体基板の第１主面に形成され、半導体基板の濃度より高い不純物濃度を有している。第２導電型の第２不純物領域は、半導体基板の第２主面に形成されている。半導体基板は、第１不純物領域を挟むように形成された並走する溝を有している。第２導電型の第３不純物領域は、溝の側壁であって第１主面に形成されている。第１導電型の第４不純物領域は、第３不純物領域の直下に溝の側壁と半導体基板の領域に接するように設けられ、かつ第１不純物領域より低濃度である。制御電極層は、溝内において絶縁膜を介在して、第３および第４不純物領域および半導体基板の領域と対向するように形成されている。第１電極層は、半導体基板の第１主面上に形成され、第１および第３不純物領域に電気的に接続されている。第２電極層は、半導体基板の第２主面上に形成され、第２不純物領域に電気的に接続されている。
【００６１】
本発明のさらに他の局面に従う半導体装置では、制御電極層は、絶縁膜を介在して第３および第４不純物領域および半導体基板の領域と対向している。つまり、ゲート制御方式が電圧制御型である。このため、ターンオフ動作時に制御電極層から大電流を引抜く必要はない。よって、大電流が流れるときに生じるサージ電圧や発熱を考慮して保護回路や冷却機構をゲート制御回路に設ける必要はない。したがって、第１および第２の従来例に比較してゲート制御回路の簡略化を図ることができる。
【００６２】
またこの素子はバイポーラデバイスである。このバイポーラデバイスでは、正孔と電子との双方が動作に寄与する。このため、高耐圧化に対応して基板の厚みが厚くなり、オン状態での電流経路が長くなっても、正孔と電子とにより導電率の変調が生じる。よって、抵抗が低く維持される。したがって、発熱量も少なくでき、定常損失の増大を抑制することができる。
【００６３】
また制御電極層は、第３および第４不純物領域および半導体基板の領域と対向している。このため、制御電極層に正の電圧を印加することで、制御電極層が埋込まれている溝付近の領域すべてを第１不純物領域と同程度の高電子密度にすることができる。これにより、溝付近のすべての領域を第１不純物領域とみなすことができ、第１不純物領域が拡大されたような状態となる。この第１不純物領域が拡大されると、半導体基板の領域と拡大された第１不純物領域との接触面積、いわゆる有効カソード面積が増加する。これにより、カソード側の電子の注入効率が向上し、ダイオードの順方向電圧降下Ｖｆが低減できる。
【００６４】
また、制御電極層に電圧を印加することで、溝付近の反対導電型の領域も第１不純物領域と同程度の高電子密度にできる。このためこの第３不純物領域のような反対導電型の領域も第４不純物領域とともに第１不純物領域とみなされる。このように第４不純物領域に加えて第３不純物領域も第１不純物領域となされるため、より一層有効カソード面積が増大する。したがって、カソード側の電子の注入効率がより一層向上し、ダイオードの順方向電圧降下Ｖｆをより一層低減することができる。
【００６５】
上記局面において好ましくは、半導体基板の第１主面に形成された分離不純物領域がさらに備えられている。互いに並走するように配置された複数の溝のうち最外列に配置された溝の一方側には他の溝が位置しており、他方側には分離不純物領域が最外列に配置された溝に接し、かつ溝より深く形成されている。
【００６６】
ダイオード構造またはサイリスタ構造の形成領域を包囲するように分離不純物領域が設けられているため、他の素子からの電気的分離の効果を高めると同時に素子耐圧の向上と安定化が可能となる。
【００６７】
上記局面において好ましくは、溝の第１主面からの深さが５μｍ以上１５μｍ以下である。
【００６８】
溝の深さが５μｍ以上であるため、主電流導通時に溝の側壁に沿って生じる高電子密度状態の蓄積領域を広く生じさせることができる。よって、有効カソード面積を第３の従来例と比較して広く確保することができる。よって、より一層カソード側の電子の注入効率が向上し、順方向電圧降下Ｖｆが低減できる。また現状の装置では微細な幅（０．６μｍ以下）で１５μｍより深い溝を形成することは困難であるため、溝の深さは１５μｍ以下である。
【００６９】
本発明のさらに他の局面に従う半導体装置は、真正もしくは第１導電型の半導体基板の両主面の間で主電流が流れる半導体装置であって、第２導電型の第１不純物領域と、第２導電型の第２不純物領域と、第１導電型の第３不純物領域と、制御電極層と、第１および第２電極層とを備えている。第１不純物領域は、半導体基板の第１主面側に形成されている。第２不純物領域は、半導体基板の第２主面に形成され、第１不純物領域との間で半導体基板の低濃度領域を挟んでいる。半導体基板は、第１主面から第１不純物領域を貫通して半導体基板の領域に達する溝を有している。第３不純物領域は、第１不純物領域上であって半導体基板の第１主面に溝の側壁に接するように形成されている。制御電極層は、溝内において絶縁膜を介在して第１および第３不純物領域と半導体基板の領域とに対向するように形成され、与えられる制御電圧により第１および第２主面間を流れる電流を制御するものである。第１電極層は、半導体基板の第１主面上に形成され第１および第３不純物領域に電気的に接続されている。第２電極層は、半導体基板の第２主面上に形成され第２不純物領域に電気的に接続されている。半導体基板の第１および第２主面間が導通状態にあるとき、溝の周囲に第３不純物領域に接するように第１導電型の蓄積領域が形成される。第３不純物領域および蓄積領域を含む有効カソード領域が第１不純物領域および半導体基板の領域と接する面積ｎと、第１不純物領域の第１主面側の面積ｐとの比率Ｒｎ＝（ｎ／ｎ＋ｐ）が導通状態において０．４以上１．０以下となる。
【００７０】
比率Ｒｎが０．４以上１．０以下と第３の従来例よりも高いため、従来例よりカソード側の電子の注入効率が向上し、順方向電圧降下Ｖｆが低減できる。
【００７１】
上記局面において好ましくは、溝の第１主面からの深さは５μｍ以上１５μｍ以下である。
【００７２】
溝の深さが５μｍ以上であるため、主電流導通時に溝の側壁に沿って生じる高電子密度状態の蓄積領域を広く生じさせることができる。よって、有効カソード面積を第３の従来例と比較して広く確保することができる。よって、より一層カソード側の電子の注入効率が向上し、順方向電圧降下Ｖｆが低減できる。また現状の装置では微細な幅（０．６μｍ以下）で１５μｍより深い溝を形成することが困難であるため、溝の深さは１５μｍ以下である。
【００７３】
上記局面において好ましくは、溝は、第１、第２および第３の溝を有するように複数個形成されている。第１および第２の溝に挟まれる半導体基板には、第１および第３不純物領域が形成されている。第２および第３の溝に挟まれる半導体基板の第１主面には半導体基板の領域のみが位置している。第２および第３の溝に挟まれる半導体基板上には、第２の絶縁層を介在して導電層が形成されている。導電層は、第２および第３の溝内を埋込む制御電極層の各々と電気的に接続されている。
【００７４】
導電層は制御電極層と電気的に接続されているため、主電流導通時に制御電極層にたとえば正の電圧を印加すると導電層にも正の電圧が印加される。この導電層は第２および第３の溝間の半導体基板の領域に第２の絶縁層を介在して対向している。このため、導電層に正の電圧が印加されると、第２および第３の溝に挟まれる表面領域を第３不純物領域と同程度の高電子密度状態にすることができる。よって、第２および第３の溝に挟まれる基板の表面領域分だけ第３不純物領域が拡大される。したがって、有効カソード面積が増大し、カソード側の電子の注入効率はより一層向上し、ダイオードの順方向電圧降下Ｖｆもより一層低減できる。
【００７５】
上記局面において好ましくは、溝は、第１、第２および第３の溝を有するように複数個形成されている。第１および第２の溝に挟まれる半導体基板には、第１および第３不純物領域が形成されている。第２および第３の溝に挟まれる半導体基板の第１主面には、第２不純物領域より低濃度の第２導電型の第４不純物領域が形成されている。第２および第３の溝に挟まれる半導体基板上には、第２絶縁層を介在して導電層が形成されている。この導電層は、第２および第３の溝内を埋込む制御電極層の各々と電気的に接続されている。
【００７６】
導電層は制御電極層と電気的に接続されているため、主電流導通時に制御電極層にたとえば正の電圧を印加すると導電層にも正の電圧が印加される。この導電層は第２および第３の溝間の第４不純物領域に第２の絶縁層を介在して対向している。この第４の不純物領域は、第２不純物領域より低濃度であるため、導電層に正の電圧が印加されると、第２および第３の溝に挟まれる表面領域が第３不純物領域と同程度の高電子密度状態となる。よって、第２および第３の溝に挟まれる基板の表面領域分だけ第３不純物領域が拡大される。したがって、有効カソード面積が増大し、カソード側の電子の注入効率はより一層向上し、ダイオードの順方向電圧降下Ｖｆもより一層低減できる。
【００７７】
また第４不純物領域は第２不純物領域より低濃度に設定されているため、その動作時にサイリスタ動作が起きる。その結果、定格電流通電時にＯＮ電圧が低電圧化するという利点がある。
【００７８】
素子のターンオフ時には、制御電極層にたとえば負の電圧が印加される。この場合、導電層にも負の電圧が印加されるため、導電層下の第４不純物領域表面には、第４不純物領域よりも正孔密度の高い領域が生じる。この正孔密度の高い領域が形成されることにより、ターンオフ時において、正孔が引抜かれやすくなり、素子のターンオフ速度を向上させ、ターンオン損失を低減することができる。
【００７９】
上記局面において好ましくは、第１不純物領域の下部において溝の側壁に接するように、かつ第２不純物領域との間で半導体基板の領域を挟むように形成され、第１不純物領域より低濃度を有する第２導電型の第４不純物領域がさらに備えられている。
【００８０】
第４不純物領域は第１不純物領域よりも低濃度であるため、主電流遮断時に制御電極層に負の電圧が印加されると、第４不純物領域には溝の側壁に沿って第１不純物領域の濃度より正孔密度の高い領域が生じる。この正孔密度の高い領域が形成されるため、素子のターンオフ時にキャリアであるホールの引抜きがスムーズにでき、スイッチング特性が改善できる。
【００８１】
本発明のさらに他の局面に従う半導体装置は、真正もしくは第１導電型の半導体基板の両主面の間で電流が流れる半導体装置であって、第２導電型の第１不純物領域と、第２導電型の第２不純物領域と、第１導電型の第３不純物領域と、第２導電型の第４不純物領域と、制御電極層と、第１および第２電極層とを備えている。第１不純物領域は、半導体基板の第１主面側に形成されている。第２不純物領域は、半導体基板の第２主面に形成され、第１不純物領域との間で半導体基板の低濃度領域を挟んでいる。半導体基板は、第１主面から第１不純物領域を貫通して半導体基板の領域に達する溝を有している。第３不純物領域は、第１不純物領域上であって半導体基板の第１主面に溝の側壁に接するように形成されている。第４不純物領域は、第１不純物領域上であって半導体基板の第１主面に第３不純物領域と隣り合うように形成されており、第１不純物領域より高濃度である。制御電極層は、溝内において絶縁膜を介在して第１および第３不純物領域と半導体基板の低濃度領域とに対向するように形成され、与えられる制御電圧により第１および第２主面間を流れる電流を制御するものである。第１電極層は、半導体基板の第１主面上に形成され第３および第４不純物領域に電気的に接続されている。第２電極層は、半導体基板の第２主面上に形成され第２不純物領域に電気的に接続されている。溝の第１主面からの深さをＤｔ、前記溝の幅をＷｔ、前記第３不純物領域の前記第１主面からの深さをＤｅ、前記第３不純物領域の一方の溝から他方の溝へ向かう方向の幅をＷｅ、隣り合う溝間のピッチをＰｔとしたときに、
【００８２】
【数２】
Figure 0003850054
【００８３】
となる。
比率Ｒｎ＝（ｎ／ｎ＋ｐ）は、各部の寸法により上式のように近似することができる。このように比率Ｒｎが０．４以上となるように各部の寸法が設定されるため、第３の従来例よりカソード側の電子の注入効率が向上し、縦方向電圧降下Ｖｆが低減できる。
【００８４】
本発明の半導体装置の製造方法は、真正もしくは第１導電型の半導体基板の両主面の間で主電流が流れる半導体装置の製造方法であって、以下の工程を備えている。
【００８５】
まず半導体基板の第１主面に選択的にイオン注入することにより第２導電型の第１不純物領域が形成される。そして半導体基板の第２主面に第２導電型の第２不純物領域が形成される。そして選択的にイオン注入することにより、第１不純物領域内の第１主面に第１導電型の第３不純物領域が形成される。そして第１主面に異方性食刻を行なうことにより、半導体基板に第１、第２および第３の溝を有する複数の溝が形成される。そして第１および第２の溝に挟まれる第１主面には、溝の側壁に沿うように第１および第３の不純物領域が形成されており、第２および第３の溝に挟まれる第１主面には半導体基板の低濃度領域のみが位置する。そして絶縁膜を介在して第１および第２不純物領域に挟まれる半導体基板の低濃度領域と第１および第３不純物領域とに対向するように溝の内部に制御電極層が形成される。そして選択的にイオン注入することにより、第３不純物領域と隣り合うように第１不純物領域内の第１主面に第１不純物領域よりも不純物濃度の高い第２導電型の第４不純物領域が形成される。そして第３および第４不純物領域と電気的に接続するように第１主面上に第１電極層が形成される。そして第２不純物領域と電気的に接続するように第２主面上に第２電極層が形成される。
【００８６】
本発明の半導体装置の製造方法によれば、第２および第３の溝に挟まれる第１主面には半導体基板の低濃度領域のみが位置する。このため、この第２および第３の溝に挟まれる第１主面に第１不純物領域が位置することはない。このため、比率Ｒｎを大きくすることで素子特性を改善しようとする目的を果たすことができるとともに主耐圧を保持することができる。
【００８７】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００８８】
なお、以下便宜的に、ｎ+ 高濃度不純物領域であるカソード領域をｎ+ エミッタ領域と、またｐ+ 高濃度不純物領域であるアノード領域をｐ+ コレクタ領域と呼ぶ場合がある。
【００８９】
実施の形態１
図１は、本発明の請求項１に対応する実施の形態１における半導体装置の構成を概略的に示す平面図であり、図２は、図１の状態にカソード電極１７を形成した様子を示す平面図である。また図３は、図２のＡ−Ａ′線に沿う概略断面図である。
【００９０】
図１〜図３を参照して、本実施の形態はｐｉｎダイオードを有する例を示している。このｐｉｎダイオードは、第２主面に形成した第２導電型のｐ+ アノード（コレクタ）領域１と、ｎ型バッファ領域３と、第１導電型の低不純物濃度の半導体基板であるｎ- 領域５と、第１主面に形成した第１導電型のｎ+ カソード領域（ｎ+ エミッタ領域）７と、絶縁膜１１、１５と、制御電極層であるゲート電極層１３と、第１電極層であるカソード電極１７と、第２電極層であるアノード電極１９とを有している。
【００９１】
このカソード領域７が形成された第１主面には、溝９が設けられている。この溝９は、ｎ+ カソード領域７を貫通して基板のｎ- 領域５に達している。
【００９２】
図１に示したように溝９は、概ね四角形を取囲む平面形状を有しており、その四角形内に互いに並走する部分を有している。
【００９３】
ｎ+ カソード領域７は、並走する溝９に挟まれる半導体基板の第１主面全面に形成されている。
【００９４】
溝９の幅Ｗはたとえば０．８μｍ以上１．２μｍ以下であり、深さＤ1 は実用的には５．０μｍ以上１５．０μｍ以下である。
【００９５】
この溝９の内壁面に沿ってゲート絶縁膜１１（たとえばシリコン熱酸化膜）が設けられている。また溝９を埋込み、かつ上端が溝９内から突出するようにリンドープトポリシリコン膜でゲート電極層１３が形成されている。このゲート電極層１３は、ゲート絶縁膜１１を介在してｎ+ カソード領域７の側面とｎ- 領域５の側面および底面とに対向している。
【００９６】
さらにこのゲート電極層１３は、溝の中から第１主面上の絶縁膜のある部分に引上げられている場合もある（図示せず）。
【００９７】
ゲート電極層１３の上端を覆うようにたとえばＢＰＳＧ（Boro Phospho-Silicate Glass ）膜の絶縁膜１５が形成されている。
【００９８】
また、このＢＰＳＧ絶縁膜１５の一部に開口部があり、その開口部を通じて金属配線がゲート電極に接続されている（図示せず）。
【００９９】
第１電極層であるカソード電極１７は、カソード領域７と電気的に接続されている。このカソード電極１７は、溝９によって囲まれた領域上に形成されている。このカソード電極１７が形成された平面領域を、本願ではダイオード形成領域とする。
【０１００】
一方、第２電極層であるアノード電極１９は、第２主面に形成されたｐ+ コレクタ領域１に電気的に接続されている。
【０１０１】
また各部の不純物濃度については、ｐ+ コレクタ領域１が１×１０16ｃｍ-3以上５×１０21ｃｍ-3以下であり、ｎ型バッファ領域３が１×１０13ｃｍ-3以上１×１０19ｃｍ-3以下であり、ｎ- 領域５が１×１０12ｃｍ-3以上１×１０17ｃｍ-3以下であり、カソード領域７が１×１０17ｃｍ-3以上で、かつｎ- 半導体基板領域５より高い不純物濃度である。
【０１０２】
なお、ｎ型バッファ領域３の不純物濃度は、ｐ+ コレクタ領域１の不純物濃度より低く、かつｎ- 領域５の不純物濃度より高ければよい。
【０１０３】
なお、ｎ型バッファ領域３は、本来素子の主耐圧を向上させる目的で用いられるものであるが、本願ではｐ+ アノード領域１からの正孔の注入を抑制する目的で用いられている。
【０１０４】
次に、本実施の形態の半導体装置の製造方法について説明する。
図４〜図９は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図４を参照して、ｐ+ コレクタ領域１、ｎ型バッファ領域３およびｎ- 領域５が積層して形成される。
【０１０５】
図５を参照して、ｎ- 領域５の表面からその内部へ延びるように、通常の半導体プロセスで用いる異方性ドライエッチングなどにより溝９ａが形成される。
【０１０６】
図６を参照して、たとえば熱酸化法などによって溝９の内壁面に沿うようにゲート絶縁膜となるシリコン酸化膜からなる絶縁膜１１が形成される。
【０１０７】
なお、このゲート酸化膜１１の形成前に犠牲酸化などの処理を行なうとＭＯＳ特性の向上を図ることができる。
【０１０８】
図７を参照して、溝９を埋込み、かつ上端が溝９から突出するようにゲート電極層１３が形成される。このゲート電極層１３は、たとえばリン等のｎ型不純物がドープされた多結晶シリコン（以下、ドープトポリシリコンと称する）の材料により形成される。
【０１０９】
図８を参照して、溝９から突出したゲート電極層１３の上端を被覆するようにたとえばＢＰＳＧ等のＣＶＤ酸化膜などよりなる絶縁膜１５が形成される。
【０１１０】
図９を参照して、溝９に挟まれるｎ - 領域５の表面に選択的にＳｂ，Ａｓ，Ｐなどのｎ型不純物元素のイオン注入が施される。この後、熱処理などにより注入された不純物が拡散され、溝に挟まれるｎ-領域５の表面全面にｎ+カソード領域７が形成される。このカソード領域７は、溝９の深さより浅く形成される。
【０１１１】
この後、カソード電極１７がカソード領域７に電気的に接続するように形成され、アノード電極１９がｐ+ コレクタ領域１に電気的に接続するように形成されて、図２および図３に示す半導体装置が完成する。
【０１１２】
次に、本実施の形態の半導体装置の主電流導通状態と主電流遮断状態との制御方法について説明する。
【０１１３】
図３を参照して、主電流導通（オン）状態は、ゲート電極層１３に僅かの正の電圧を印加することにより実現する。この場合、電流はｐ+ コレクタ領域１からｎ+ カソード領域７へ向かって流れる。この動作はｐｉｎダイオードと同じで、ｎ+ カソード領域７からｎ- 半導体基板５中へ電子が注入され、ｐ+ コレクタ領域１からは同じく正孔が注入され、ｎ- 基板５中で、導電率変調が起き、オン状態での電圧、すなわちオン電圧が低くなる。
【０１１４】
次に主電流遮断状態は、ゲート電極層１３に負の電圧を与えることで実現する。ゲート電極層１３に負の電圧を印加すると溝９の周囲に空乏層が延び、主電流の電流経路が遮断され、ターンオフすることができる。
【０１１５】
本実施の形態の半導体装置では、特に図３に示すようにゲート電極層１３はｎ-領域５およびカソード領域７の側壁に絶縁膜１１を介在して対向している。つまり、このゲート電極層１３による制御方式は電圧制御型である。このため、ターンオフ動作において、ｐｎ接合を用いてゲートを形成したＳＩＴｈの場合とは異なりゲート電極層１３が、主電流の一部をゲート電流として引抜くことはない。よって、ゲート制御回路に大電流を流す必要はなく、ゲートドライブ回路が簡略化できるとともに、ゲート電流が流れるときに生ずるサージ電圧などを考慮して、保護回路を設ける必要はなく、発熱を考慮した冷却装置も不要である。したがって、第１および第２の従来例に比較して、本実施の形態の半導体装置ではゲート制御回路の簡略化を図ることができ、システム全体も小型化、簡略化、省エネルギー化できる。
【０１１６】
また、ｐｉｎダイオードはバイポーラデバイスである。このバイポーラデバイスでは、正孔と電子との双方が動作に寄与する。このため、高耐圧化に対応して基板の厚みが厚くなり、特に図３におけるｎ- 領域５の厚みＴ0 が厚くなり、ｐｉｎダイオード動作時の電流経路が長くなっても、正孔と電子とによる導電率の変調が生じるため、オン抵抗（オン電圧）は低く維持できる。したがって、定常損失の増大を抑制し、発熱量も少なくできる。
【０１１７】
また、図３に示すようにゲート電極層１３は、ｎ- 領域５およびカソード領域７に対向している。このため、主電流導通状態においてゲート電極層１３に正の電圧を印加すると、図１０に示すように溝９の周囲に、多数の電子が引き寄せられたｎ+ 蓄積（accumlation ）領域２１が生ずる。これにより、カソード領域７となるｎ+ 領域が拡大される。
【０１１８】
ここでダイオードの順方向電圧降下Ｖｆを向上させる方法として、上述したように、有効カソード面積を増加させる方法がある。ここで言う有効カソード面積とは、図３におけるｎ- 領域５とｎ+ カソード領域７との接触面積である。
【０１１９】
本実施例の半導体装置では、図１０に示すようにｎ+ 蓄積領域２１が生ずることでｎ+ カソード領域７が拡大された状態となる。これにより、ｎ+ カソード領域７にｎ+ 蓄積領域２１を加えた全有効カソード領域とｎ- 領域５との接触面積が増大する。よって、カソード側の電子の注入効率が向上し、ダイオードの順方向電圧降下Ｖｆを低減することができる。このように、第１主面（カソード側）が全面ｎ+ カソード領域である場合でも、有効カソード領域を拡げることによって、半導体チップ全体におけるｎ+ 領域を増大させることでオン状態の損失を低減できる。すなわち半導体装置の消費電力を小さくすることができる。
【０１２０】
本実施の形態における半導体装置では、カソード側の第１主面全面にｎ+ カソード領域７が形成されているため、この第１主面にｎ領域とｐ領域とが併存する場合（図１００〜図１０２）に比較して、カソード側から入る電子電流は、溝９に挟まれる半導体基板の第１主面に均等に流れる。よって、部分的に電流密度が増加することは防止され、オン特性が良好となる。
【０１２１】
実施の形態２
図１１は、本発明の請求項１および６に対応する実施の形態２における半導体装置の構成を概略的に示す平面図であり、図１２は、図１１の状態にカソード電極１７を形成した様子を示す平面図である。また図１３は、図１２のＢ−Ｂ′線に沿う概略断面図である。
【０１２２】
図１１〜図１３を参照して、本実施の形態の半導体装置は、実施の形態１の半導体装置に比較してｐ+ 分離不純物領域２３を設けた点で異なる。
【０１２３】
このｐ+ 分離不純物領域２３はダイオード形成領域の平面領域を取囲むように、かつ溝９に接するようにｎ- 領域５の表面に形成されている。またこのｐ+ 分離不純物領域２３は溝９よりも深く形成されている。
【０１２４】
なお、これ以外の構成については、実施の形態１と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１２５】
次に、本実施の形態の半導体装置の製造方法について説明する。
図１４〜図１６は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。
【０１２６】
本実施の形態の半導体装置の製造方法は、まず図４に示す実施の形態１と同様の工程を経る。この後、図１４を参照して、ダイオード形成領域を取囲む位置に、たとえばｐ型不純物となるＢ等の元素のイオン注入法もしくはデポジション法により選択的にｐ+ 領域２３ａが形成される。この後、熱処理などが施される。
【０１２７】
図１５を参照して、上記の熱処理により、ｐ型不純物が拡散し、所定の位置にｐ+ 分離不純物領域２３が形成される。
【０１２８】
図１６を参照して、この後、ｎ- 領域５の表面に互いに並走する部分を有するように溝９ａが形成される。この後の工程は、実施の形態１の工程とほぼ同様であるため、その説明は省略する。
【０１２９】
またゲートによるオン、オフ状態の制御方法についても実施の形態１とほぼ同様である。
【０１３０】
図１３を参照して、このｐ+ 分離不純物領域２３はゲート電極層１３に負の電圧を与えると、ゲート電極層１３の周辺に形成された反転層によって電位が固定される。これによってｐ+ 分離不純物領域２３とｎ- 領域５で形成されるｐｎ接合が逆バイアス状態になる。これにより素子の主耐圧保持能力を高めることができる。
【０１３１】
本実施の形態の半導体装置によれば、図１２、図１３に示すようにｐ型不純物領域２３がダイオード形成領域を取囲むように溝９よりも深く形成されている。このため他の素子とこのダイオードとを電気的に分離するとともに素子の主耐圧保持能力を高めることができる。
【０１３２】
実施の形態３
図１７は、本発明の請求項２に対応する実施の形態３における半導体装置の構成を概略的に示す平面図であり、図１８は、図１７の状態にカソード電極１７を形成した様子を示す平面図である。また図１９は、図１８のＣ−Ｃ′線に沿う概略断面図である。
【０１３３】
図１７〜図１９を参照して、本実施の形態の半導体装置は、実施の形態１の半導体装置と比較して、ｐ+ 高濃度領域３１（以下、ｐ+ コンタクト領域と称する）が設けられている点で異なる。
【０１３４】
このｐ+ コンタクト領域３１は、溝９ｂと９ｃとを介在してｎ+ カソード領域７と隣り合うように、ダイオード形成領域内の第１主面に形成されている。またこのｐ+ コンタクト領域３１は、図１８に示すように並走する溝９ｂ，９ｃに挟まれる表面領域に形成されている。またｐ+ コンタクト領域３１は、カソード電極１７と電気的に接続されている。このｐ+ コンタクト領域３１は、１×１０17ｃｍ-3以上の不純物濃度を有している。ｐ+ コンタクト領域３１とｎ+ カソード領域７とは溝を介在して交互に配置されている。また並走する溝９ａ、９ｂ、…の数は任意に選択することができる。
【０１３５】
なお、これ以外の構成については、実施の形態１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１３６】
次に、本実施の形態の半導体装置の製造方法について説明する。
図２０と図２１とは、本発明の実施の形態３の製造方法を工程順に示す概略断面図である。
【０１３７】
本実施の形態の半導体装置の製造方法の１つは、まず図４〜図８に示す実施の形態１と同様の工程を経る。この後、図２０を参照して、通常の写真製版プロセスを用いることにより、ｐ+ コンタクト領域を形成したい部分以外をフォトレジストでマスクし、ｐ型不純物であるホウ素等の元素のイオン注入およびデポジションなどの方法を用いて、並走する溝９ｂ、９ｃの間などに挟まれるｎ- 領域５の表面にｐ+ コンタクト領域３１が形成される。このｐ+ コンタクト領域３１は、０．５μｍ以上１．０μｍ以下程度の深さで、溝９よりも浅く形成される。
【０１３８】
図２１を参照して、またｐ+ コンタクト領域３１と、溝９ｂもしくは９ｃを介して隣り合うように、溝９ａと９ｂ，９ｃと９ｄに挟まれるｎ- 領域５の表面全面にｎ+ カソード領域７が、前述と同様の写真製版プロセスとイオン注入プロセスとの組合せにより形成される。この後の工程は、実施の形態１とほぼ同様であるためその説明は省略する。
【０１３９】
また、ｐ+ コンタクト領域３１とｎ+ カソード領域７との形成順序は逆でもよく、各領域の拡散に用いる元素や熱処理は、求める拡散深さにより調整される。
【０１４０】
本実施の形態の半導体装置の主電流導通状態と主電流遮断状態との制御方法についても実施の形態１と同様であるため、その説明は省略する。
【０１４１】
本実施の形態の半導体装置では、図１９に示すようにｐ+ コンタクト領域３１は溝９ｂもしくは９ｃを介してｎ+ カソード領域７と隣り合うように配置されている。このため、順方向電圧降下Ｖｆを低減できるとともに主電流遮断時のターンオフ時間を短縮することができる。以下、そのことについて詳細に説明する。
【０１４２】
図２２は、順方向電圧降下Ｖｆと比率Ｒｎとの関係を示すグラフであり、一般的なトレンチＩＧＢＴやトレンチダイオードなどをシミュレーションすることにより得られたものである。ここで比率Ｒｎとは、図１８，１９に示すように第１主面側（カソード側）にｎ型不純物領域７とｐ型不純物領域３１とが併存するときのｎ型不純物領域の存在比率であり、以下の式で与えられる。
【０１４３】
但し、ここで言う有効カソード領域は、ゲート電極に正電圧を印加したときにできるｎ+ 蓄積領域２１（図１０）を含んでいる。
【０１４４】
Ｒｎ＝ｎ+ 領域（有効カソード領域）／（ｎ+ 領域（有効カソード領域）＋ｐ型領域） …（１）
この図２２より明らかなとおり、比率Ｒｎが大きくなるほど、すなわちｎ型不純物領域の存在比率が増えるに従って、順方向電圧降下Ｖｆが低減しているのがわかる。このため、ｎ- 層に接する領域がすべてカソード領域（ｎ型不純物領域）で形成されており、ｐ型不純物領域がない場合（比率Ｒｎ＝１の場合）、最も順方向電圧降下Ｖｆを低減することができ、半導体装置の消費電力を小さくすることができる。
【０１４５】
一方、図２３は、主電流遮断時における素子内を流れる電流Ｉと時間との関係を示すグラフである。図２３を参照して、ターンオフに際して、ゲート電極層に負の電圧を印加（時間ｔ0 ）すると、溝状のゲート電極に挟まれた主電流通路内が空乏化し、ｎ+ カソード領域７からの電子の注入が絶たれるために、ダイオード内を流れる電流Ｉは最初急激に減少し、その後、ｎ- 半導体基板内部に蓄積しているキャリア（ホール）が減衰する間緩やかに減少する。この緩やかに減少する電流部分は、いわゆるテール電流と呼ばれるものである。
【０１４６】
図１９に示すように本実施の形態の半導体装置では、ｐ+ コンタクト領域３１がｎ+ カソード領域７に隣り合うように設けられている。このため、主電流遮断時にダイオード内を流れる電流Ｉ0 の一部の正孔電流Ｉ1 がｐ+ コンタクト領域３１からカソード電極１７に引抜かれることになる。これにより、ダイオード内を流れる電流Ｉが少なくなり、特にテール電流が速やかに減少するようになる。このため、ターンオフ時間を短縮することができる。
【０１４７】
これにより、本実施の形態の半導体装置ではｎ- 領域５の表面におけるカソード領域７とｐ+ コンタクト領域３１との存在比率を調整することで、上述した（１）式より、各種のダイオードの性能に応じた最適な順方向電圧降下Ｖｆとターンオフ時間とを選択することが可能となる。
【０１４８】
実施の形態４
図２４は、本発明の請求項２および６に対応する実施の形態４における半導体装置の構成を概略的に示す平面図であり、図２５は、図２４の状態にカソード電極１７を形成した様子を示す平面図である。また図２６は、図２５のＤ−Ｄ′線に沿う概略断面図である。
【０１４９】
図２４〜図２６を参照して、本実施の形態の半導体装置は、ｐ+ 分離不純物領域２３が設けられている点で実施の形態３と異なる。
【０１５０】
このｐ+ 分離不純物領域２３は、ダイオード形成領域の平面領域を取囲むように、かつ溝９に接するようにｎ- 領域５の表面に形成されている。またこのｐ+ 分離不純物領域２３は、溝９よりも深く形成されている。
【０１５１】
なお、これ以外の構成については、実施の形態３と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１５２】
このｐ+ 分離不純物領域２３はゲート電極層１３に負の電圧を与えると、ゲート電極層１３の周辺に形成された反転層によって電位が固定される。これによってｐ+ 分離不純物領域２３とｎ- 領域５で形成されるｐｎ接合が逆バイアス状態になる。これにより素子の主耐圧保持能力を高めることができる。
【０１５３】
本実施の形態の半導体装置によれば、図２５、図２６に示すようにｐ型不純物領域２３がダイオード形成領域を取囲むように溝９よりも深く形成されている。このため他の素子とダイオードとを電気的に分離するとともに素子の主耐圧保持能力を高めることができる。
【０１５４】
実施の形態５
図２７は、本発明の請求項３に対応する実施の形態５における半導体装置の構成を概略的に示す平面図であり、図２８は、図２７の状態にカソード電極１７を形成した様子を示す平面図である。また図２９は、図２８のＥ−Ｅ′線に沿う概略断面図である。
【０１５５】
図２７〜図２９を参照して、本実施の形態は、４層ｐｎｐｎダイオードを有する例を示している。この４層ｐｎｐｎダイオードは、ｐ+ コレクタ領域１と、ｎ型バッファ領域３と、ｎ- 領域５と、ｐ型ベース領域４１と、ｎ+ カソード領域７とを有している。これらのｐ+ コレクタ領域１とｎ型バッファ領域３とｎ- 領域５とｐ型ベース領域４１とｎ+ カソード領域７とは順次積層して設けられている。このｎ+ カソード領域７側の表面から、ｎ+ カソード領域７とｐ型ベース領域４１とを貫通してｎ- 領域５に達するように、かつ互いに並走する部分を有するように溝９が形成されている。この互いに並走する溝９に挟まれる表面全面にはｎ+ カソード領域７が形成されている。
【０１５６】
ｐ型ベース領域４１は、１×１０14ｃｍ-3以上５×１０17ｃｍ-3以下の不純物濃度を有しており、ｎ+ カソード領域７は１×１０18ｃｍ-3以上の不純物濃度を有している。
【０１５７】
なお、これ以外の構成については、実施の形態１と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１５８】
次に、本実施の形態の半導体装置の製造方法について説明する。
図３０と図３１とは、本発明の実施の形態５における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図４〜図８に示す実施の形態１と同様の工程を経る。この後、図３０を参照して、イオン注入および拡散などの方法を用いて、並走する溝９によって挟まれるｎ- 領域５の第１主面の一部にｐ型ベース領域４１が形成される。このｐ型ベース領域４１は、不純物濃度が１×１０14ｃｍ-3以上５×１０17ｃｍ-3以下となるように、かつ溝９よりも浅く、また後述のｎ+ カソード領域７よりも深くなるようにたとえば１．０μｍ以上１５．０μｍ以下の深さで形成される。
【０１５９】
図３１を参照して、互いに並走する溝９によって挟まれる第１主面にｎ+ カソード領域７が、イオン注入および拡散などの方法により形成される。このｎ+ カソード領域７は、そのピーク濃度が１×１０18ｃｍ-3以上となるように、かつｐ型ベース領域４１よりも浅くなるように形成される。この後の工程については、実施の形態１と同様であるためその説明は省略する。
【０１６０】
次に、本実施の形態の半導体装置の主電流導通状態と主電流遮断状態との制御方法について説明する。
【０１６１】
主電流導通状態は、図２９に示すゲート電極層１３に正の電圧を印加することで実現する。ゲート電極層１３に正の電圧を印加すると、ｐ型ベース領域４１のゲート電極層１３と対向する部分がｎ+ 領域に反転しチャネルが形成され、電子電流が流れる。次に、この電子電流に対応して、ｐ+ アノード領域１より正孔がｎ- 半導体基板５中に注入され導電率変調が起きる。さらに、この正孔電流がｐベース領域４１に入り込むようになる。この電流が大きくなるとｐ型ベース領域４１の電位が上り、この電位が内蔵電位より大きくなると、ｐ型ベース領域４１とｎ+ カソード領域７とから形成されるダイオードが導通状態になる。これにより、ｎ+ カソード領域７から電流がｐベース領域４１を貫通して直接、ｎ- 半導体基板５に注入されるようになるので、４層ｐｎｐｎサイリスタがオン状態になり、本実施の形態の主電流導通状態となる。
【０１６２】
なお、このオン状態におけるオン抵抗（オン電圧）はｐベース領域４１の濃度に大きく依存するが、オン状態でのｎ- 半導体基板５中の蓄積キャリア数に比して充分低い濃度である場合には、ｐベース領域４１のない前述の実施の形態１〜４と殆ど同程度の低いオン電圧が得られる。
【０１６３】
次に主電流遮断状態は、図２９に示すゲート電極層１３に負の電圧を印加することで実現する。ゲート電極層１３に負の電圧を印加すると、オン状態で形成していたｎ+ チャネルが消失し、ｎ+ カソード領域７からの電子の供給が止まると同時にゲート電極層１３からｎ- 領域５に向かって空乏層が延び、主電流の電流経路が縮小される。これにより導通電流が減少し、保持電流以下になるとｐ型ベース領域４１とｎ- 領域５とから形成されるダイオードが逆バイアス状態になり、主電流遮断状態となる。
【０１６４】
なお、主電流遮断後は、上記のｐ型ベース領域４１によって主耐圧が保持されるため、本実施の形態では、主電流遮断状態を維持するためにゲート電圧を印加する必要はないという特徴がある。
【０１６５】
本実施の形態では、図２９に示すようにゲート電極層１３が、ｎ-領域５、ｐ型ベース領域４１およびカソード領域７と絶縁層１１を介在して対向している。つまり、ゲート制御方式が電圧制御型である。このため、実施の形態１で説明したと同様、電流制御型に比較してゲート制御回路を簡略化することができる。
【０１６６】
また溝９に挟まれる第１主面に大面積のカソード領域７が形成されている。このため、実施の形態１で説明したと同様、順方向電圧降下Ｖｆを低減することができる。
【０１６７】
また本実施の形態の半導体装置は、一旦、主電流遮断状態にした後は、ゲート電圧を印加する必要がない、すなわちノーマリオフ型の構造である。このため、常にゲート電圧を印加し続ける必要のある構造に比較して、本実施の形態では、ゲート制御回路を簡略化することができる。
【０１６８】
実施の形態６
図３２は、本発明の請求項３および６に対応する実施の形態６における半導体装置の構成を概略的に示す平面図であり、図３３は、図３２の状態にカソード電極１７を形成した様子を示す平面図である。また図３４は、図３３のＦ−Ｆ′線に沿う概略断面図である。
【０１６９】
図３２〜図３４を参照して、本実施の形態の半導体装置は、ｐ+ 分離不純物領域２３が設けられている点で実施の形態５と異なる。このｐ+ 分離不純物領域２３は、ダイオード形成領域の平面領域を取囲むように、かつ溝９に接するように形成されている。またこのｐ+ 分離不純物領域２３は溝９より深く形成されている。
【０１７０】
これ以外の構成については、実施の形態５と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１７１】
このｐ+ 分離不純物領域２３の製造方法については、図１４〜図１６で説明した工程とほぼ同様であるためその説明は省略する。
【０１７２】
このｐ+ 分離不純物領域２３はゲート電極層１３に負の電圧を与えると、ゲート電極層１３の周辺に形成された反転層によって電位が固定される。これによってｐ+ 分離不純物領域２３とｎ- 領域５で形成されるｐｎ接合が逆バイアス状態になる。これにより素子への主耐圧保持能力を高めることができる。
【０１７３】
本実施の形態の半導体装置によれば、図３３、図３４に示すようにｐ型不純物領域２３がダイオード形成領域を取囲むように溝９よりも深く形成されている。このため他の素子とダイオードを電気的に分離するとともに、素子の主耐圧保持能力を高めることができる。
【０１７４】
実施の形態７
図３５は、本発明の請求項４に対応する実施の形態７における半導体装置の構成を概略的に示す平面図であり、図３６は、図３５の状態にカソード電極１７を形成した様子を示す平面図である。また図３７は、図３６のＧ−Ｇ′線に沿う概略断面図である。
【０１７５】
図３５〜図３７を参照して、本実施の形態の半導体装置は、ｐ+ コンタクト領域３１を設けた点で実施の形態５と異なる。ｐ+ コンタクト領域３１は、カソード領域７と溝９ｂもしくは９ｄを介して隣り合うように設けられており、カソード電極１７に電気的に接続されている。このｐ+ コンタクト領域３１は、１×１０17ｃｍ-3以上の不純物濃度を有している。ｐ+ コンタクト領域３１とｎ+ カソード領域７とは、溝を介在して交互に配置されている。また並走する溝９ａ、９ｂ…の数は任意に選択することができる。
【０１７６】
なお、これ以外の構成については、実施の形態５と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１７７】
次に本実施の形態の半導体装置の製造方法について説明する。
図３８と図３９とは、本発明の実施の形態７における半導体装置の製造方法を工程順に示す概略断面図である。
【０１７８】
本実施の形態の製造方法は、まず図４〜図８に示す実施の形態１の製造方法と同様の工程を経る。この後、図３８を参照して、写真製版プロセスやイオン注入および拡散などの方法を用いて、並走する溝９ｂと９ｃに挟まれるｎ- 領域５の表面にｐ+ コンタクト領域３１が形成される。
【０１７９】
図３９を参照して、上述した図３０と図３１と同様の工程を経ることにより、溝９ｂおよび９ｃを介在してｐ+ コンタクト領域３１と隣り合うようにｐ型ベース領域４１とｎ+ カソード領域７とが形成される。この後の工程については、実施の形態１と同様であるためその説明は省略する。
【０１８０】
本実施の形態では、溝９を介してｎ+ カソード領域７と隣り合うようにｐ+ コンタクト領域３１が形成されているため、実施の形態３で説明したのと同様、ターンオフ時間を短縮することが可能となる。
【０１８１】
実施の形態８
図４０は、本発明の請求項４および６に対応する実施の形態８における半導体装置の構成を概略的に示す平面図であり、図４１は、図４０の状態にカソード電極１７を形成した様子を示す平面図である。また図４２は、図４１のＨ−Ｈ′線に沿う概略断面図である。
【０１８２】
図４０〜図４２を参照して、本実施の形態の半導体装置は、ｐ+ 分離不純物領域２３が設けられている点で実施の形態７と異なる。このｐ+ 分離不純物領域２３は、ダイオード形成領域を平面的に取り囲むように、かつ溝９に接するように設けられている。またｐ+ 分離不純物領域２３は溝９より深くなるように形成されている。
【０１８３】
なお、これ以外の構成については、実施の形態７の構成と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１８４】
本実施の形態の半導体装置におけるｐ+ 分離不純物領域２３の製造方法は、上述した図１４〜図１６に示す工程と同様である。
【０１８５】
このｐ+ 分離不純物領域２３はゲート電極層１３に負の電圧を与えると、ゲート電極層１３の周辺に形成された反転層によって電位が固定される。これによってｐ+ 分離不純物領域２３とｎ- 領域５で形成されるｐｎ接合が逆バイアス状態になる。これにより素子への主耐圧保持能力を高めることができる。
【０１８６】
本実施の形態の半導体装置によれば、図４１、図４２に示すようにｐ型不純物領域２３がダイオード形成領域を取囲むように溝９よりも深く形成されている。このため他の素子とダイオードとを電気的に分離するとともに、素子の主耐圧保持能力を高めることができる。
【０１８７】
実施の形態９
図４３は、本発明の請求項５に対応する実施の形態９における半導体装置の構成を概略的に示す平面図であり、図４４は、図４３の状態にカソード電極１７を設けた様子を示す平面図である。また図４５は図４４のＩ−Ｉ′線に沿う概略断面図である。
【０１８８】
図４３〜図４５を参照して、本実施の形態はダイオード構造を含む例を示している。このダイオードは、ｐ+ コレクタ領域１と、ｎ型バッファ領域３と、ｎ- 領域５と、ｎ+ カソード領域７との積層構造を有している。溝９は、このｎ+ カソード領域７側の表面からｎ+ カソード領域７を貫通してｎ- 領域５に達するように設けられている。この溝９に接するように、基板表面にはｐ+ コンタクト領域６２が設けられている。またこのｐ+ コンタクト領域６２の真下には、溝９およびｐ+ コンタクト領域６２に接するようにｎ- 領域６１が設けられている。
【０１８９】
ｐ+ コンタクト領域６２は、１×１０17ｃｍ-3以上の不純物濃度を有しており、ｎ- 領域６１は、たとえば１×１０12ｃｍ-3以上１×１０17ｃｍ-3以下のｎ+ カソード領域７より低い不純物濃度を有している。
【０１９０】
なお、これ以外の構成については、実施の形態１と同様であるため同一の部材については同一の符号を付し、その説明を省略する。
【０１９１】
次に、本実施の形態の半導体装置の製造方法について説明する。
図４６〜図４９は、本発明の実施の形態９における半導体装置の製造方法を工程順に示す概略断面図である。
【０１９２】
図４６を参照して、まずｐ+ コレクタ領域１とｎ型バッファ領域３とｎ- 領域５とが順次積層して形成される。このｎ- 領域５の表面に、ｎ- 領域６１相当の低濃度のエピタキシャル成長層を設け、その後選択的にイオン注入および拡散などを行ない、島状のｎ- 領域６１が残される。
【０１９３】
図４７を参照して、ｎ- 領域６１に挟まれる領域に、イオン注入および拡散などによりｎ+ カソード領域７が形成される。このカソード領域７の拡散深さは、ｎ- 領域６１の拡散深さとほぼ同じにされる。
【０１９４】
図４８を参照して、イオン注入および拡散などにより、ｎ- 領域６１の上方であって基板表面にｐ+ コンタクト領域６２が形成される。このｐ+ コンタクト領域６２は、望ましくはｎ+ カソード領域７よりも浅く形成される。
【０１９５】
図４９を参照して、基板表面からｐ+ コンタクト領域６２とｎ- 領域６１とを貫通してｎ- 領域５に達するように溝９ａが形成される。この後、実施の形態１と同様の工程を経て図４５に示す半導体装置が完成する。
【０１９６】
なお、ｎ- 領域６１はｎ- 領域５より低い不純物濃度で形成することが望ましいが、ｎ- 領域５が十分低い不純物濃度を持つ場合はｎ- 領域６１はｎ- 領域５を残すことで形成することもできる。
【０１９７】
次に、本実施の形態の半導体装置の制御方法について説明する。
まず主電流導通状態は、ゲート電極層１３に正の電圧を印加することで実現する。この際、図５０に示すように溝９に沿って電子濃度の高いｎ型蓄積領域６５が形成される。
【０１９８】
主電流遮断状態は、ゲート電極層１３に負の電圧を印加することで実現することができる。ゲート電極層１３に負の電圧を印加すると、前述の実施の形態１〜８と同様に、電子電流通路であるｎ+ 蓄積層（チャネル）が消失し、主電流の電流経路が空乏化され遮断されるとともに、溝９に接するｎ- 領域５、６１がｐ+ 反転領域となる。
【０１９９】
主電流遮断時のターンオフ時間を短縮化するためには、遮断時に素子内に残った少数キャリア（この場合、正孔）をｎ- 半導体基板５内から速やかに引抜くことが必要である。本実施の形態では、この溝９の周囲に生じたｐ+ 反転領域とｐ+ コンタクト領域６２の経路でこの少数キャリアである正孔が引抜かれる。このため、実施の形態２で説明したように本実施の形態でもターンオフ時間を短縮化することができる。
【０２００】
また、図５０を参照して、主電流導通状態においては、溝９の周囲に電子密度の高いｎ型蓄積チャネル領域６５が生じ、このｎ型蓄積領域６５がｎ+ カソード領域７の延長領域とみなされる。つまり、ｎ+ カソード領域７が拡張されたとみなされる。これにより、ｎ+ カソード領域７とｎ- 領域５との接触面積であるカソード面積が増大する。よって、電子の注入効率が高くなり、順方向電圧降下Ｖｆを低減することが可能となる。
【０２０１】
実施の形態１０
図５１は、本発明の請求項５および６に対応する実施の形態１０における半導体装置の構成を概略的に示す平面図であり、図５２は、図５１の状態にカソード電極１７を形成した様子を示す平面図である。また図５３は、図５２のＪ−Ｊ′線に沿う概略断面図である。
【０２０２】
図５１〜図５３を参照して、本実施の形態の半導体装置の構成は、ｐ+ 分離不純物領域２３を設けた点で実施の形態９と異なる。このｐ+ 分離不純物領域２３は、ダイオード形成領域を平面的に取囲むように、かつ溝９に接するように設けられている。またこのｐ+ 分離不純物領域２３は、溝９よりも深くなるように形成されている。
【０２０３】
次に、本実施の形態の半導体装置の製造方法について説明する。
図５４は、本発明の実施の形態１０における半導体装置の製造方法を示す概略断面図である。
【０２０４】
本実施の形態の半導体装置の製造方法は、まず図１４と図１５とに示す実施の形態２と同様の工程を経る。この後、図４６に示した工程を経ることにより図５４に示す状態となる。この後、さらに実施の形態１と同様の工程を経ることにより図５３に示す半導体装置が完成する。
【０２０５】
このｐ+ 分離不純物領域２３はゲート電極層１３に負の電圧を与えると、ゲート電極層１３の周辺に形成された反転層によって電位が固定される。これによってｐ+ 分離不純物領域２３とｎ- 領域５で形成されるｐｎ接合が逆バイアス状態になる。これにより素子への主耐圧保持能力を高めることができる。
【０２０６】
本実施の形態の半導体装置によれば、図５２、図５３に示すようにｐ型不純物領域２３がダイオード形成領域を取囲むように溝９よりも深く形成されている。このため、他の素子とダイオードを電気的に分離するとともに、素子の主耐圧保持能力を高めることができる。
【０２０７】
なお、各実施の形態において設けられた溝９は、たとえば図５５〜図５７に示すように同心円状に配置されていてもよい。
【０２０８】
なお、図５５に示す平面構造図は、実施の形態２および実施の形態６に対応するものであり、図５５のＬ−Ｌ′線に沿う断面は図１３および図３４に示す概略断面図に対応する。
【０２０９】
また図５６に示す平面構造図は、実施の形態４および８に対応するものである。また図５６のＭ−Ｍ′線に沿う断面は図２６および図４２に示す概略断面図に対応する。なお、図２６および図４２における溝９の数は、任意に選択できる。
【０２１０】
また図５７に示す平面構造図は、実施の形態１０に対応するものである。また図５７のＮ−Ｎ′線に沿う断面は図５３に示す概略断面図に対応する。
【０２１１】
実施の形態１１
図５８は、本発明の請求項８に対応する実施の形態１１における半導体装置の構成を概略的に示す断面図である。図５８を参照して、本実施の形態の半導体装置は、ＩＧＢＴの例について示したものである。本実施の形態における半導体装置の構成は、図９９に示す半導体装置の構成と比較して、特に溝の形状が異なる。つまり、本実施の形態における溝１１３は、図９９に示す溝４１３よりも深く形成されている。溝１１３の深さＴ11は、５〜１５μｍであり、幅Ｗ11は、０．８〜３．０μｍである。また溝１１３間のピッチＰ11は、たとえば４μｍである。
【０２１２】
第１導電型の半導体基板として、数百Ｖ級の耐圧を有する素子の場合には、数十Ωｃｍのｎ型低不純物濃度のエピタキシャル成長基板がｎ- 基板（ｎ- 領域）１０５として用いられる。また数千Ｖ級素子の場合には、ｎ型の低不純物濃度で１００Ωｃｍ以上の高比抵抗のｎ- 基板１０５、より具体的には３５０Ωｃｍ程度で６００μｍ程度の厚みのＦＺ（Floating Zone ）方式で製造されたシリコン多結晶基板に中性子線を照射しかつ熱処理により抵抗率を調整したものが用いられる。
【０２１３】
また、高抵抗基板にはｎ型かｐ型の不純物が抵抗率制御のためにドーピングされている。しかし、バイポーラ型素子のオン状態では、電流担体（キャリア）である電子と正孔とが高抵抗層内に十分蓄積され、導電率変調（conductivity modulation ）を起こすため、場合によっては真正半導体（intrinsic semiconductor ）とみなすこともできる。
【０２１４】
なお、本実施の形態においてｐ+ コレクタ領域１０１の厚みＴ101 はたとえば３〜３５０μｍであり、ｎ+ バッファ領域１０３の厚みＴ103 はたとえば８〜３０μｍであり、ｎ- 領域１０５の厚みＴ105 はたとえば４０〜６００μｍであり、ｐ型ベース領域１０７の厚みＴ107 はたとえば２．０〜３．５μｍであり、ｎ+ エミッタ領域１０９の厚みＴ109 はたとえば０．５〜１．５μｍである。
【０２１５】
ｐ型ベース領域１０７は溝１１３よりも浅く形成されていればよく、具体的には３μｍ程度である。
【０２１６】
また各部の不純物濃度については、ｐ+ コレクタ領域１０１が１×１０16ｃｍ-3以上５×１０21ｃｍ-3以下であり、ｎ+ バッファ領域１０３が１×１０13ｃｍ-3以上１×１０19ｃｍ-3以下であり、ｎ- 領域１０５が１×１０12ｃｍ-3以上１×１０14ｃｍ-3以下であり、ｐ型ベース領域１０７のピーク濃度が１×１０15ｃｍ-3以上１×１０17ｃｍ-3以下であり、ｐ+ コンタクト領域１１１は基板表面で１×１０20ｃｍ-3以上であり、ｎ+ エミッタ領域１０９は基板表面において１×１０19ｃｍ-3以上１×１０20ｃｍ-3以下である。
【０２１７】
これ以外の構成については、図９９に示す第３の従来例とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２１８】
次に本実施の形態における半導体装置の製造方法について説明する。
図５９〜図６３は、本発明の実施の形態１１における半導体装置の製造方法を工程順に示す概略断面図である。まず図５９を参照して、ｐ+ コレクタ領域１０１、ｎ+ バッファ領域１０３およびｎ- 領域１０５が積層して形成される。この後、ｎ- 領域１０５の表面にｐ型ベース領域１０７とｎ+ エミッタ領域１０９とが形成される。
【０２１９】
図６０を参照して、基板を異方性エッチングすることにより、ｎ+ エミッタ領域１０９とｐ型ベース領域１０７とを貫通して、底部がｎ- 領域１０５に達する溝１１３が形成される。この溝１１３は、エッチングを制御することにより、幅が０．８〜３．０μｍ、深さが５．０〜１５．０μｍとなるように形成される。また溝の深さは１０．０μｍ以上であればより好ましい。
【０２２０】
図６１を参照して、たとえば熱酸化法などによって溝１１３の内壁面に沿うように、かつ表面を覆うようにシリコン酸化膜よりなるゲート酸化膜１１５が形成される。
【０２２１】
なお、このゲート酸化膜１１５形成前であって溝１１３の形成後に、等方性プラズマエッチングを行ない、その後に犠牲酸化により一旦、溝１１３の内壁面などにシリコン酸化膜を形成することにより、ＭＯＳ特性およびゲート酸化膜特性の向上を図ることができる。
【０２２２】
図６２を参照して、溝１１３を埋込むように、たとえばリンなどのｎ型不純物がドープされたドープトポリシリコン層が形成される。このドープトポリシリコン層を異方性エッチングすることにより、溝１１３内を埋込み、かつ上端が溝１１３から突出するゲート電極層１１７が形成される。
【０２２３】
図６３を参照して、溝１１３の間の一部領域にｐ型イオンの注入および拡散などの方法により、コンタクト抵抗を低減させるためのｐ+ コンタクト領域１１１が形成される。このｐ+ コンタクト領域１１１は、１×１０20ｃｍ-3以上の濃度が必要であり、その深さはｎ+ エミッタ領域１０９と同程度でよい。溝１１３から突出したゲート電極層１１７の上端を被覆するようにたとえばＢＰＳＧなどのＣＶＤ酸化膜などよりなる層間絶縁層１１９が形成される。
【０２２４】
この後、カソード電極１２１がｎ+ エミッタ領域１０９およびｐ+ コンタクト領域１１１に電気的に接続するように形成され、アノード電極１２３がｐ+ コレクタ領域１０１に電気的に接続するように形成されて、図５８に示す半導体装置が完成する。
【０２２５】
本実施の形態の半導体装置におけるゲート電極層１１７によるオン、オフ状態の制御方法については、図９９に示す第３の従来例とほぼ同様であるためその説明は省略する。
【０２２６】
本願発明者らは、上述した図２２の結果より、比率Ｒｎが大きいほど順方向電圧降下Ｖｆを低減できることを見い出した。特に比率Ｒｎが０．４以上のときに順方向電圧降下Ｖｆが低く安定することも見い出した。また比率Ｒｎが０．７以上であるとより好ましいことも見い出した。また、第３の従来例（図９９）のＩＧＢＴ構造の比率Ｒｎを評価すると、この比率Ｒｎが０．４より小さく、カソード面からの電子の供給能力が非常に貧弱であることがわかった。
【０２２７】
本実施の形態の半導体装置によれば、溝１１３の深さが５μｍ以上で図９９に示す第３の従来例よりも深く形成されているため、図１００に示すように主電流導通状態において生じるｎ+蓄積領域４２５ａは、第３の従来例よりも大きく分布することになる。よって、このｎ+蓄積領域４２５ａとｎ+エミッタ領域１０９とよりなる有効カソード領域は、第３の従来例よりも広くなり、有効カソード面積を大きく確保することができる。このように図２２で示す有効カソード面積ｎが大きくなるため、比率Ｒｎ（＝ｎ／（ｎ＋ｐ））が大きくなる。具体的には、図２２に示す比率Ｒｎは、図９９に示す第３の従来例では得られなかった０．４以上とすることができる。したがって、比率Ｒｎを第３の従来例よりも大きくできるため、順方向電圧降下Ｖｆも第３の従来例よりも低くすることが可能となる。
なお、ここで言うｎ + 蓄積領域４２５ａは、より正確には、ｐ型のベース領域１０７が形成されている部分に形成されたｎ型チャネル反転領域と、ｎ - 基板領域１０５に突き出した溝の周囲に形成されるｎ型蓄積領域との両方を合わせたものである。このｎ型チャネル反転領域とｎ型蓄積領域とは、ゲート正バイアスのオン状態ではともに高濃度のｎ型領域であり電子供給源であるという意味で同じであるため、両者の区別は事実上ない。このため、図１００中では、簡単のために両者を一括りにして、上述のように、ｎ + 蓄積領域４２５ａとして示している。
【０２２８】
なお、ここで比率Ｒｎの要素である面積ｐは、図５８において太線で示すように、ｐ型ベース領域１０７とｎ- 領域１０５との接触面積をいう。
【０２２９】
なお、溝の深さＴ11が１０μｍ以上であれば、順方向電圧降下Ｖｆをより低くできるためより好ましい。
【０２３０】
また本実施の形態の半導体装置によれば、ゲート電極層１１７による制御方式は電圧制御型である。このため、上述したように本実施の形態の半導体装置では、第１および第２の従来例に比較して、ゲート制御回路の簡略化を図ることができ、システム全体も小型化、簡略化、省エネルギー化できる。
【０２３１】
実施の形態１２
図６４は、本発明の請求項１０に対応する実施の形態１２における半導体装置の構成を概略的に示す断面図である。図６４を参照して、本実施の形態における半導体装置の構成は、実施の形態１１における半導体装置の構成と比較して、溝に挟まれる領域の構成およびゲート電極層の構成において異なる。
【０２３２】
溝１１３ａと１１３ｂとに挟まれる領域および溝１１３ｃと１１３ｄとに挟まれる領域には、実施の形態１１と同様にｐ型ベース領域１０７、ｎ+ エミッタ領域１０９およびｐ+ コンタクト領域１１１が形成されている。溝１１３ｂと溝１１３ｃとに挟まれる領域には、ｐ型ベース領域１０７などは形成されておらず、ｎ- 領域１０５のみが位置している。
【０２３３】
また溝１１３ｂを埋込むゲート電極層１１７と溝１１３ｃを埋込むゲート電極層１１７とは導電部分１１７ａにより一体的に形成されており、電気的に接続されている。この導電部分１１７ａは、溝１１３ｂと溝１１３ｃとに挟まれる領域上に絶縁膜１２９を介在して形成されている。
【０２３４】
なお、これ以外の構成については、実施の形態１１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２３５】
以下、この構造を、ＭＡＥ（MOS Accumulated Emitter ）構造と呼ぶことにする。
【０２３６】
本実施の形態の構成は、図６４に示すＲ−Ｒ′線とＳ−Ｓ′線との両方について線対称な構造となっている。このため、単位セルをＲ−Ｒ′線とＳ−Ｓ′線との間の構造ととる考え方と、Ｒ−Ｒ′線と次のＲ−Ｒ′線との間の構造ととる考え方の２種類ある。ここでは、比率Ｒｎの計算の都合上、前者のＲ−Ｒ′線とＳ−Ｓ′線との間の構造を単位セルとする。
【０２３７】
次に本実施の形態の半導体装置の製造方法について説明する。
図６５〜図６８は、本発明の実施の形態１２における半導体装置の製造方法を工程順に示す概略断面図である。まず図６５を参照して、ｐ+ コレクタ領域１０１、ｎ型バッファ領域１０３およびｎ- 領域１０５が積層して形成される。この後、ｎ- 領域１０５の表面にｐ型ベース領域１０７とｎ+ エミッタ領域１０９とが選択的に形成される。
【０２３８】
図６６を参照して、通常の半導体プロセスで用いる異方性ドライエッチングにより、第１主面となる基板表面にたとえば溝１１３ａ〜１１３ｄが形成される。この各溝は、実施の形態１１と同様、エッチング制御により、幅が０．８〜３．０μｍ、深さが５〜１５μｍとなるように形成される。溝１１３ａと１１３ｂとに挟まれる領域および溝１１３ｃと１１３ｄとに挟まれる領域にｐ型ベース領域１０７とｎ+ エミッタ領域１０９とが位置するように、かつ溝１１３ｂと１１３ｃとに挟まれる領域にはｎ- 領域１０５のみが位置するように各溝が形成される。この状態において、ｎ+ エミッタ領域１０９は溝の側壁に沿うように位置する。
【０２３９】
たとえば熱酸化法などによって溝１１３ａ〜１１３ｄの内壁面に沿うように、かつ表面を覆うようにシリコン酸化膜よりなるゲート酸化膜１１５が形成される。
【０２４０】
なお、ゲート酸化膜１１５形成前であって各溝の形成後に等方性プラズマエッチングを行ない、その後に犠牲酸化によって各溝の内壁面などにシリコン酸化膜を形成することにより、ＭＯＳ特性およびゲート酸化膜１１５の特性の向上を図ることができる。
【０２４１】
図６７を参照して、各溝を埋込むようにたとえばリンなどのｎ型不純物がドープされたドープトポリシリコン層が形成される。このドープトポリシリコン層が異方性エッチングされることにより、各溝を埋込み、かつ上端が各溝から突出するようにゲート電極層１１７が形成される。溝１１３ｂと１１３ｃとに埋込まれるゲート電極層１１７は、導電部分１１７ａにより一体的に形成されており、電気的に接続されるように形成される。また導電部分１１７ａは、溝１１３ｂと１１３ｃとに挟まれる表面領域上に絶縁膜を介在して形成される。
【０２４２】
この後、溝１１３ａと１１３ｂとの間の一部領域および溝１１３ｃと１１３ｄとの間の一部領域に選択的にｐ型の不純物注入および拡散などによりコンタクト抵抗を低減させるためのｐ+ コンタクト領域１１１が形成される。
【０２４３】
図６８を参照して、各溝から突出したゲート電極層１１７の上端を被覆するようにたとえばＢＰＳＧなどのＣＶＤ酸化膜などよりなる層間絶縁層１１９が形成される。
【０２４４】
この後、カソード電極１２１がｎ+ エミッタ領域１０９とｐ+ コンタクト領域１１１とに電気的に接続するように形成され、アノード電極１２３がｐ+ コレクタ領域１０１に電気的に接続するように形成されて、図６４に示す半導体装置が完成する。
【０２４５】
本実施の形態によるゲート電極層１１７によるオン、オフ状態の制御方法については、図９９で示す第３の従来例とほぼ同様であるためその説明は省略する。
【０２４６】
ただし、主電流導通状態においてゲート電極層１１７に正の電圧を印加した場合には、図６９に示すようにｎ+ 蓄積層１２５ｂが生ずる。
【０２４７】
本実施の形態の半導体装置では、図６４に示すように導電部分１１７ａが溝１１３ｂと１１３ｃとを埋込むゲート電極層１１７と電気的に接続されている。このため、主電流導通状態においてゲート電極層１１７に正の電圧が印加されると、導電部分１１７ａにも正の電圧が印加されることになる。この導電部分１１７ａは、溝１１３ｂと１１３ｃとに挟まれるｎ- 領域１０５と絶縁膜１２９を介在して対向している。このため、導電層１１７ａに正の電圧が印加されると、図６９に示すように溝１１３ｂと１１３ｃとに挟まれる表面領域にもｎ+ 蓄積領域１２５ｂが生ずる。このように、溝１１３ｂと１１３ｃとに挟まれる表面領域にもｎ+ 表面領域１２５ｂを生じさせることができるため、単位セルにおける有効カソード面積は、実施の形態１１よりも大きくなる。したがって、カソード側の電子の注入効率はより一層向上し、順方向電圧降下Ｖｆもより一層低減できる。また、これにより、比率Ｒｎが０．４以上となり１に近づく。
【０２４８】
また本実施の形態の半導体装置によれば、ゲート電極層１１７による制御方式は電圧制御型である。このため、上述したように本実施の形態の半導体装置では、第１および第２の従来例に比較して、ゲート制御回路の簡略化を図ることができ、システム全体も小型化、簡略化、省エネルギ化できる。
【０２４９】
また溝１１３の深さが５μｍ以上であるため、実施の形態１１で説明したように、順方向電圧降下Ｖｆを第３の従来例よりも低くすることが可能となる。
【０２５０】
実施の形態１３
図７０は、本発明の請求項１１に対応する実施の形態１３における半導体装置の構成を概略的に示す断面図である。図７０を参照して、本実施の形態における半導体装置は、実施の形態１２の構成と比較して、第２のｐ型ベース領域１３１を有する点で異なる。この第２のｐ型ベース領域１３１は、たとえば溝１１３ｂと１１３ｃとに挟まれる表面領域に形成されている。またこの第２のｐ型ベース領域１３１は、たとえば溝間に挟まれる領域の１つ置きごとに形成されている。またこの第２のｐ型ベース領域１３１は、ｐ型ベース領域１０７よりも低い不純物濃度を有している。
【０２５１】
なお、これ以外の構成については、実施の形態１２とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【０２５２】
次に、本実施の形態の半導体装置の製造方法について説明する。
図７１は、本発明の実施の形態１３における半導体装置の製造方法を示す工程図である。図７１を参照して、ｐ+ コレクタ領域１０１、ｎ+ バッファ領域１０３およびｎ- 領域１０５が積層して形成される。このｎ- 領域１０５の表面に、ｐ型ベース領域１０７と第２のｐ型ベース領域１３１とｎ+ エミッタ領域１０９とが各々イオン注入および拡散により形成される。ここで第２のｐ型ベース領域１３１はｐ型ベース領域１０７よりも低い不純物濃度となるように形成される。
【０２５３】
この後、写真製版技術およびエッチング技術（ＲＩＥ）を用いて、ｐ型ベース領域１０７、ｎ+ エミッタ領域１０９および第２のｐ型ベース領域１３１を貫通して、底部がｎ- 領域１０５に達する溝１１３ａ〜１１３ｄが形成される。この各溝は、幅が０．８〜３．０μｍ、深さが５〜１５μｍとなるように形成される。
【０２５４】
この後、たとえば熱酸化法などによって各溝の内壁面に沿うようにシリコン酸化膜よりなるゲート酸化膜１１５が形成される。
【０２５５】
なお、このゲート酸化膜１１５形成前であって各溝の形成後に、等方性プラズマエッチングを行ない、その後に犠牲酸化によって各溝の内壁面などにシリコン酸化膜を形成することにより、ＭＯＳ特性およびゲート酸化膜１１５の特性の向上を図ることができる。
【０２５６】
この後、上述した図６７と図６８に示す実施の形態１２と同様の工程を経ることにより、図７０に示す半導体装置が完成する。
【０２５７】
本実施の形態におけるゲート電極１１７によるオン、オフ状態の制御方法については、第３の従来例で説明したのとほぼ同様であるためその説明は省略する。
【０２５８】
ただし、主電流導通状態においてゲート電極層１１７に正の電圧が印加されると、図７２に示すように高電子密度状態のｎ+ 蓄積領域１２５ｃが生ずる。また溝１１３ｂ、１１３ｃに挟まれる領域ではサイリスタ動作が生ずる。
【０２５９】
本実施の形態の半導体装置では、実施の形態１２と同様、図７２に示すように溝１１３ｂと１１３ｃとの間の表面領域にもｎ+ 蓄積領域１２５ｃを生じさせることができる。このため、実施の形態１２と同様、カソード側の電子の注入効率を向上させることができ、ダイオードの順方向電圧降下Ｖｆも低減できる。またこれにより、比率Ｒｎが０．４以上となり１に近づく。
【０２６０】
また第２のｐ型ベース領域１３１がｐ型ベース領域１０７より低濃度であるため、溝１１３ｂと１１３ｃとに挟まれる領域では、サイリスタ動作が起きる。その結果、定格電流通電時にＯＮ電圧が低電圧化するという利点がある。
【０２６１】
また主電流遮断時には、ゲート電極層１１７に負の電圧が印加される。このため、第２のｐ型ベース領域１３１内の溝１１３ｂ、１１３ｃの側壁に沿う部分および基板表面の領域には、ｐ+ 反転領域が形成される。このため図２３を用いて説明したように、キャリアであるホールがこのｐ+ 反転領域から抜けやすくなり、ターンオフ時間およびテール電流が小さくなるという利点がある。ターンオフ時のテール電流が低減できるため、ターンオフ損失Ｅoff も低減できる。
【０２６２】
また本実施の形態の半導体装置によれば、ゲート電極層１１７による制御方式は電圧制御型である。このため、上述したように本実施の形態の半導体装置では、第１および第２の従来例に比較して、ゲート制御回路の簡略化を図ることができ、システム全体も小型化、簡略化、省エネルギー化できる。
【０２６３】
また本実施の形態の半導体装置によれば、実施の形態１１と同様、溝１１３ａ〜１１３ｄの深さＴ13は５μｍ以上である。このため、実施の形態１１で説明したように、順方向電圧降下Ｖｆを第３の従来例よりも低くすることが可能となる。
【０２６４】
実施の形態１４
図７３は、本発明の請求項１２に対応する実施の形態１４における半導体装置の構成を概略的に示す断面図である。図７３を参照して、本実施の形態における半導体装置の構成は、実施の形態１１の構成と比較して、ｐ- ベース領域１３３を設けた点で異なる。ｐ- ベース領域１３３は、ｐ型ベース領域１０７の下部に位置し、かつ溝１１３の側壁に沿って配置されている。このｐ- ベース領域１３３の不純物濃度は１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である。
【０２６５】
これ以外の構成については、実施の形態１１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２６６】
本実施の形態の半導体装置では、主電流遮断時においてゲート電極層１１７に負の電圧が印加されると、ｐ- ベース領域１３３内において溝１１３に沿う部分にｐ+ 反転層が形成される。このため、デバイスのターンオフ時にキャリアであるホールの引抜きがスムーズにでき、スイッチング特性が改善できる。
【０２６７】
また主電流導通時にゲート電極層１１７に正の電圧が印加された場合には、ｐ- ベース領域１３３内の溝１１３に沿う部分には反転ｎ層が形成されるため、比率Ｒｎは高く維持される。
【０２６８】
このように、比率Ｒｎを高く維持できるとともに、スイッチング特性を改善することができる。
【０２６９】
また本実施の形態の半導体装置によれば、ゲート電極層１１７による制御方式は電圧制御型である。このため、上述したように本実施の形態の半導体装置では、第１および第２の従来例に比較して、ゲート制御回路の簡略化を図ることができ、システム全体も小型化、簡略化、省エネルギー化できる。
【０２７０】
また本実施の形態の半導体装置によれば、実施の形態１１と同様、溝１１３の深さは５μｍ以上である。このため、実施の形態１１と同様、順方向電圧降下Ｖｆを第３の従来例よりも低くすることが可能となる。
【０２７１】
実施の形態１５
図７４は、本発明の請求項８および１７に対応する実施の形態１５における半導体装置の構成を概略的に示す断面図であり、図５８に示す構成の一部を模式的に示す断面図である。
【０２７２】
図７４を参照して、本願発明者らは、比率Ｒｎを、ＩＧＢＴの各部の寸法において近似できることを見い出した。比率Ｒｎは、実施の形態３で説明したように、Ｒｎ＝ｎ／（ｎ＋ｐ）で表わせる。このｎは、上述したように図７４の太線で示す部分の面積である。具体的には、面積ｎは、主電流導通状態において、ｎ+ 蓄積領域１２５ａがｎ- 領域１０５およびｐ型ベース領域１０７と接する面積と、ｎ+ エミッタ領域１０９がｐ型ベース領域１０７と接する面積との和である。一方、ｐは、上述したようにｐ型ベース領域１０７とｎ- 領域１０５との接触面積である。
【０２７３】
ここで、ｎ+蓄積領域１２５ａの幅は、非常に微小である。このため、溝１１３の幅をＷｔ、溝１１３のカソード面（第１主面）からの深さをＤｔ、ｎ+エミッタ領域のカソード面からの深さをＤｅ、ｎ+エミッタ領域１０９の一方の溝１１３から他方の溝１１３へ向かう方向の幅をＷｅ、ｐ型ベース領域１０７の一方の溝１１３から他方の溝１１３へ向かう方向の幅をＷｐ、ｐ型ベース領域１０７のカソード面からの深さをＤｐとした場合、ｎおよびｐは、以下の式により与えられる。
【０２７４】
【数３】
Figure 0003850054
【０２７５】
【数４】
Figure 0003850054
【０２７６】
上述の式を比率Ｒｎに代入することにより、比率Ｒｎは以下の式により与えられる。
【０２７７】
【数５】
Figure 0003850054
【０２７８】
ここで、溝１１３のピッチをＰｔ（図７４）とすると、
【０２７９】
【数６】
Figure 0003850054
【０２８０】
であるため、比率Ｒｎは以下の式のように書き換えられる。
【０２８１】
【数７】
Figure 0003850054
【０２８２】
なお、面積ｎ、ｐを計算するにあたっては、図７４において、奥行き方向の総長（＝トレンチ長さＬ×トレンチ本数）を掛けた数値を用いるのが正しい。しかし、縞状のトレンチが並走する構造では、各項に等しく奥行き方向の総長がかかるため、これを省略して上述の式で近似することができる。
【０２８３】
また図７４においては、説明の便宜上、溝１１３の底面を平面形状のものとしたが、実素子ではゲート耐圧を向上させる目的から溝１１３の底部は図５８に示すように丸みのある形状にするのが通常である。このため、比率Ｒｎの計算において、トレンチ底部の面積Ｗｔには１より大きい係数がかかるが、説明を簡略化するために省略した。
【０２８４】
より具体的に、深いトレンチゲートを形成する場合、Ｐｔ＝５．５μｍ、Ｄｔ＝１５μｍ、Ｗｔ＝１μｍ、Ｄｅ＝１μｍ、Ｗｅ＝０．８μｍとすれば、
Ｒｎ＝［１＋（０．８＋１５−１）×２］／［５．５＋（０．８＋１５−１）×２］＝１５．８／２０．３＝０．７８
となり大きな比率Ｒｎが実現できる。
【０２８５】
実施の形態１６
図７５は、本発明の請求項８および１７に対応する実施の形態１６における半導体装置の構成を概略的に示す断面図である。図７５を参照して、上述の比率Ｒｎの式より、比率Ｒｎを大きくするには溝１１３が浅く（溝１１３の深さＤｔが小さく）とも、溝１１３の幅Ｗｔを大きくすることも効果的である。
【０２８６】
より具体的には、Ｐｔ＝９μｍ、Ｄｔ＝５μｍ、Ｗｔ＝６μｍ、Ｄｅ＝１μｍ、Ｗｅ＝０．８μｍとすれば、
Ｒｎ＝［６＋（０．８＋５＋１）×２］／［９＋（０．８＋５＋１）×２］＝１９．６／２２．６＝０．８７
となり大きな比率Ｒｎが実現できる。
【０２８７】
実施の形態１７
本実施の形態の半導体装置の構成は、図６４に示す実施の形態１２の構成とほぼ同様である。この構造は、前述の実施の形態１５などと比べて構成が複雑で、最適化すべき変数が増加し製造工程が複雑化するという不利な面もあるが、より大きな比率Ｒｎが得られやすく、低オン電圧化に有効であるという利点がある。
【０２８８】
本実施の形態によるゲート電極層１１７によるオン、オフ状態の制御方法については、上述した実施の形態１２とほぼ同様であるためその説明は省略する。
【０２８９】
特に主電流導通状態においてゲート電極層１１７に正の電圧を印加した場合には、図６９に示すようにｎ+ 蓄積領域１２５ｂが生ずる。
【０２９０】
ここで、Ｒ−Ｒ′線とＳ−Ｓ′線との間の構造を単位セルとした場合、面積ｎは、
ｎ＝２Ｄｔ−Ｄｅ＋Ｗｅ＋Ｗｎ＋Ｗｔ
となる。
【０２９１】
この式からも明らかなように、本実施の形態の半導体装置では、図６９に示すように溝１１３ｂと１１３ｃとに挟まれる表面領域にもｎ+ 蓄積領域１２５ｂが生じる。このため、単位セルにおける有効カソード面積は、実施の形態１５よりも大きくなる。このため、カソード側の電子の注入効率はより一層向上し、順方向電圧降下Ｖｆもより一層低減できる。また、これにより比率Ｒｎが０．４以上となり１に近づく。
【０２９２】
次に、本実施の形態の半導体装置の製造方法について説明する。
図７６〜図８５は、本発明の請求項１８および２０に対応する実施の形態１７における半導体装置の製造方法を工程順に示す概略断面図である。特に本実施の形態の製造方法として、４５００Ｖ級の耐圧を有する素子を製造する場合を例にとって説明する。
【０２９３】
まず図７６を参照して、ＦＺ法により２００〜４００Ωｃｍ程度の高抵抗率のｎ- シリコン基板１０５が形成される。このｎ- シリコン基板１０５の第２主面となるアノード側に、第１導電型であるｎ型高不純物濃度で１０〜３０μｍ程度の厚みのｎ+ バッファ領域１０３と、第２導電型であるｐ型高不純物濃度で３〜１０μｍ程度の厚みのｐ+ コレクタ領域（ｐ+ アノード領域）１０１が形成される。
【０２９４】
ｎ+ バッファ領域１０３の製造方法の１つは、拡散係数の大きいリンのイオン注入後に、１２００〜１２５０℃の高温で２０〜３０時間ドライブ・インを行ない、最終工程後においてｎ+ バッファ領域１０３のピーク濃度が１×１０16〜５×１０17ｃｍ-3程度、深さが２０〜３０μｍ程度になるように形成することである。また、リンのイオン注入の代わりにＰＨ3 ガスやＰＯＣｌ3 をバブリングすることによって得られるガスによる気相デポジション法が用いられてもよい。
【０２９５】
ｎ+ バッファ領域１０３の他の製造方法は、エピタキシャル成長を用いて、イオン注入法により形成する場合と同程度のｎ型不純物濃度を有するシリコン結晶層を形成することである。
【０２９６】
ｐ+ コレクタ領域１０１の製造方法には、ｎ+ バッファ領域１０３の製造方法と同様のイオン注入または気相デポジション後にドライブ・インを行なう方法と、エピタキシャル成長によりｐ型シリコン結晶層を形成する方法とがある。ただし、この場合はｐ型不純物として、ホウ素またはガリウムが用いられる。したがって、気相デポジション法のソースガスは、Ｂ2 Ｈ6 ガスや固体ソースであるＢＮ（Boron Nitride ）の酸化により生じたボロンガラス（Ｂ2 Ｏ3 など）の昇華したガスである。ｐ+ コレクタ領域１０１は、最終工程後において、深さが３〜１０μｍ、ピーク濃度がｎ+ バッファ領域１０３のピーク濃度より高くなるように形成される。
【０２９７】
図７７を参照して、後工程で形成される溝（図中点線）に挟まれる領域に、レジストパターン１５１をマスクとして選択的にホウ素のイオン注入が行なわれる。これにより、第２導電型のｐ型ベース領域１０７ａがｎ- シリコン基板１０５の第１主面に形成される。溝を３〜５μｍ程度の短い繰返し間隔（ピッチ）で縞状に形成する場合には、ｐ型ベース領域１０７ａの拡散のための長い熱処理（たとえば１１００℃〜１１５０℃の比較的高温で長時間３０分〜７時間程度）をかけることで、ＩＧＢＴ構造を形成しない領域にまでｐ型ベース領域１０７ａが侵入するのを防ぐ必要がある。このため、溝の繰返し間隔（Tr-pitch）より小さい寸法のｐベース注入幅ｗｐ（ｉｍｐ）でホウ素イオンを注入する必要がある。
【０２９８】
図７８を参照して、通常の写真製版技術により第１主面上にレジストパターン１５２が形成される。このレジストパターン１５２をマスクとして、リン、砒素もしくはアンチモンなどのｎ型不純物がイオン注入されることにより、第１導電型のｎ+ エミッタ領域１０９ａが形成される。この後、レジストパターン１５２が除去される。
【０２９９】
図７９を参照して、通常の写真製版技術により第１主面上にレジストパターン１５３が形成される。このレジストパターン１５３をマスクとしてＲＩＥ法やその他のシリコン異方性エッチングにより、所定の繰返し間隔で縞状に溝１１３ａ〜１１３ｄが形成される。この後、上述したようなｐ型ベース領域１０７拡散のために、１１００℃〜１１５０℃の比較的高温で長時間３０分〜７時間程度の長い熱処理が施される。この熱処理により、ｐ型ベース領域１０７ａとｎ+エミッタ領域１０９ａとが拡散される。
【０３００】
上記熱処理の温度および時間などの条件は、製造された素子に要求される主耐圧に合せてｐ型ベース領域１０７が十分深く形成できるように決定される。具体的には、４５００Ｖ級の耐圧を有する素子では、ｎ+ エミッタ領域１０９の下部に２μｍ程度以上のｐ型ベース領域１０７が必要である。このため、基板表面からのｐ型ベース領域１０７の拡散深さは、ｎ+ エミッタ領域１０９の拡散深さに２μｍ程度以上を加えた深さである。それゆえ、上述のような高温で長時間の熱処理が必要となる。
【０３０１】
またこのような高温で長時間の熱処理を避けるために、図７７に示すイオン注入の工程で、高エネルギーイオン注入を用いて選択的に深くイオンを注入する方法もある。この場合マスクとして用いられるレジストパターン１５１は、通常の粘度（数十ｃｐ（センチポアズ；粘度の単位））より高粘度の３００〜５００ｃｐ程度のものが用いられる。またこのレジストパターン１５１は、数μｍの厚みに形成されるため、３〜５ＭｅＶ程度の高エネルギーで注入されるイオンを遮蔽することができる。また、この程度の高エネルギーでイオンを注入したときのシリコン中でのホウ素イオンの飛程は、２〜４μｍ程度である。このため、ほとんど熱処理を加えることなく、所望のｐ型ベース領域１０７ａの拡散深さを得ることができる。
【０３０２】
このｐ型ベース領域１０７の拡散のための熱処理が過剰に施されたり、選択注入（拡散）のためのレジストのホールパターンが大きすぎたりすると、図８６および図８７に示すように、本来、ＩＧＢＴ構造を形成しない領域にまでｐ型ベース領域１０７がはみ出してしまう。この場合、比率Ｒｎを大きくすることで素子特性を改善しようとした目的が果たせなくなってしまう。
【０３０３】
一方、ｐ型ベース領域１０７の拡散のための熱処理が小さすぎたり、選択注入（拡散）のためのレジストのホールパターンが小さすぎたりすると、図８８および図８９に示すように、ＩＧＢＴ構造部分でｎ+ エミッタ領域１０９がｐ型ベース領域１０７に覆われない部分が生じ、主耐圧を保持することができなくなってしまう。
【０３０４】
図８０に示すように、パターニングされた膜１５４を形成した状態で犠牲酸化（ Sacrificial Oxidation ）を施すことにより、溝１１３ａ〜１１３ｄの内壁に酸化膜１１５が形成される。この後、図８１に示すようにウエットエッチングが行なわれて、酸化膜１１５が除去される。
【０３０５】
図８２を参照して、熱酸化により、溝１１３ａ〜１１３ｄの内壁および第１主面上にシリコン酸化膜１１５が形成される。このシリコン酸化膜１１５は、素子に要求されるゲート耐圧、ゲート入力容量およびゲートしきい値電圧に合せて形成される。
【０３０６】
この溝１１３ａ〜１１３ｄを埋め込むように第１主面上にリンドープト多結晶シリコンよりなる導電性膜１１７ｃが形成される。この導電性膜１１７ｃは、溝１１３ａ〜１１３ｄの開口幅と同じかもしくはそれ以上の膜厚で、減圧ＣＶＤ等の装置により形成される。この後、導電性膜１１７ｃは、後工程で加工しやすい程度の比較的薄い膜厚にまで全面エッチング（通常エッチバックと呼ぶ）される。
【０３０７】
さらにこの後、導電性膜１１７ｃは、制御電極（ゲート）の表面配線によるひきまとめ部分を残すように、通常の写真製版技術およびドライエッチング技術により選択的に除去される。
【０３０８】
図８３を参照して、この選択的除去により、溝１１３ａ〜１１３ｄを埋め込み、かつＩＧＢＴ構造が形成されない領域上に絶縁膜１２９を介在して延在する部分１１７ａを有する制御電極層（ゲート電極層）１１７が形成される。
【０３０９】
図８４を参照して、通常の写真製版技術と、ホウ素等のｐ型不純物のイオン注入技術とを組合せることにより、第２導電型のｐ+ コンタクト領域１１１が、ｎ+ エミッタ領域１０９と隣り合うように第１主面に形成される。
【０３１０】
図８５を参照して、ＢＰＳＧ等のＣＶＤシリコン酸化膜やシリコン窒化膜が層間絶縁膜１１９ａとしてゲート電極層１１７を覆うように形成される。この層間絶縁膜１１９ａに、コンタクトホールもくしはライン状のコンタクト部分が形成される。この後、第１主面上にアルミニウムなどの金属配線がスパッタ法により形成され、図６４に示す半導体装置が完成する。
【０３１１】
なお、ｎ+ エミッタ領域１０９は、図７８および図７９に示すプロセスで形成されなくとも、図８３に示す制御電極層１１７が形成された後に形成されてもよい。また図８３に示すゲート電極層１１７が形成された後にｎ+ エミッタ領域１０９が形成される場合には、このｎ+ エミッタ領域１０９は、図８４に示すｐ+ コンタクト領域１１１が形成された後に形成されてもよい。
【０３１２】
また図７９の工程で溝１１３ａ〜１１３ｄが形成された後、例えば特願平６−０１２５５９号及び特願平７−００１３４７号に示すように等方性乾式食刻（Chemical Dry Etching）が行なわれてもよい。
【０３１３】
具体的には図７９の工程で溝１１３ａ〜１１３ｄが形成された後、図９０に示すように等方性エッチングが行なわれ、溝１１３ａ〜１１３ｄの開口部の角が落とされ、各溝のボトムが丸められる。その後、エッチング時に形成されるデポ膜がウエットエッチングで除去される。この後に、図８０と図８１とに示すように犠牲酸化により溝１１３ａ〜１１３ｄの内壁に酸化膜１１５が形成され、ウエットエッチングでその酸化膜１１５が除去される。
【０３１４】
これにより溝１１３ａ〜１１３ｄの内部と開口部分の形状が整えられると同時に、異方性食刻により生じた汚染層や損傷層（damage layer）が除去される。
【０３１５】
なお、この図８０に示す犠牲酸化と低損傷の等方性乾式食刻は少なくとも一方が行なわれればよい。
【０３１６】
本実施の形態の半導体装置は、実施の形態１５と比較して製造工程は複雑である。しかし、溝１１３ａ〜１１３ｄを極端に深くしたり幅広くしたりする必要がない。このため、溝形成のエッチング工程そのものや、ドープトポリシリコン膜のＣＶＤ法によるトレンチ埋め込みの工程自体の処理時間が短くてすみ、製造装置の負担が軽減できる。したがって、総合的な費用対性能が実施の形態１５と同程度になる。
【０３１７】
実施の形態１８
図９１は、本発明の実施の形態１８における半導体装置の構成を概略的に示す断面図である。図９１を参照して、本実施の形態の構成は、図６４に示す実施の形態１２および１７の構成と比較して、ゲート電極層１１７の構成において異なる。つまり、ゲート電極層１１７は、ＩＧＢＴ構造が形成されない領域（以下、ＩＧＢＴ非形成領域と称する）上には延在していない。つまり、ＩＧＢＴ非形成領域上には、絶縁層（絶縁層１２９および層間絶縁膜１１９）のみを介在してカソード電極１２１が形成されている。
【０３１８】
これ以外の構成については、実施の形態１２および１７と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０３１９】
次に、本実施の形態の半導体装置の製造方法について説明する。
図９２は、本発明の請求項１８および２１に対応する実施の形態１８における半導体装置の製造方法を示す工程図である。本実施の形態の製造方法は、まず図７６〜図８２に示す実施の形態１７と同様の工程を経る。この後、図９２を参照して、通常の写真製版技術およびドライエッチング技術を用いてゲート電極層が、ＩＧＢＴ非形成領域上に延在しないように、かつ第１主面上に突出するようにパターニングされる。
【０３２０】
この後、実施の形態１７と同様の工程を経ることにより、図９１に示す半導体装置が完成する。
【０３２１】
このように、ＩＧＢＴ非形成領域上にゲート電極層１１７を延在させないようにする場合、その製造工程の簡便さは、実施の形態１７においてゲート電極層をＩＧＢＴ形成領域上に延在させた場合とほとんど変わらない。
【０３２２】
本実施の形態の半導体装置では、実施の形態１７と比較して、ＩＧＢＴ非形成領域上にゲート電極層が延在していない。このため、オン状態では、ＩＧＢＴ非形成領域の第１主面に拡張したｎ+ エミッタ領域（蓄積領域）が形成されず、オン状態における比率Ｒｎ値が小さくなる。しかし、ＩＧＢＴ形成領域を挟む溝のピッチに比較してＩＧＢＴ非形成領域を挟む溝間のピッチを小さくすることにより、比率Ｒｎ値に占める拡張したｎ+ エミッタ領域（蓄積領域）の割合が小さくなるため、実施の形態１７とほぼ同様の比率Ｒｎを得ることができる。
【０３２３】
また、第１主面上にゲート電極層が延在している部分では、層間絶縁膜１１９の膜厚が薄くなる。このため、ゲート電極層１１７とエミッタ電極１２１との間の耐圧不良が生じやすく、製造歩留りが劣化する。この製造歩留りの観点からは、第１主面上にゲート電極が延在する部分が少ない方が望ましい。したがって、本実施の形態の半導体装置は、実施の形態１７の構成と比較して工業的に有効である。
【０３２４】
実施の形態１９
図９３は、本発明の請求項１３および１７に対応する実施の形態１９における半導体装置の構成を概略的に示す断面図である。図９３を参照して、本実施の形態の構成では、図６４に示す実施の形態１２および１７に示す構成と比較して、２つのＩＧＢＴ形成領域に挟まれる領域に複数個のＩＧＢＴ非形成領域が配置されている。
【０３２５】
本実施の形態の構造は、図９３においてＲ−Ｒ′線とＳ−Ｓ′線の両方について線対称な構造となっている。このため、単位セルを、Ｒ−Ｒ′線とＳ−Ｓ′線との間の構造ととる考え方と、Ｒ−Ｒ′線と次のＲ−Ｒ′線との間の構造ととる考え方との２種類がある。ここでは後者のＲ−Ｒ′線と次のＲ−Ｒ′線との間の構造を単位セルとする。したがって、単位セル内において、２つのＩＧＢＴ形成領域に挟まれるＩＧＢＴ非形成領域の個数は３個である。言い換えれば、２つのＩＧＢＴ形成領域の間には各ＩＧＢＴ非形成領域を挟む４本の溝が配置されている。
【０３２６】
２つのＩＧＢＴに挟まれるＩＧＢＴ非形成領域の個数が多ければ多いほど比率Ｒｎ値は１に近づく。しかし、溝間のピッチや溝の深さにより多少状況は異なるが、２つのＩＧＢＴ形成領域に挟まれるＩＧＢＴ非形成領域の個数が２ないし４程度を超えると、比率Ｒｎ値が飽和し始める。またオン状態で拡張したｎ+エミッタ領域（ｎ+蓄積領域）は、シリコン基板とゲート酸化膜の界面の極近傍（１００Å程度の範囲）にしか形成されない。このため、拡張したｎ+エミッタ領域（蓄積領域）が長くなりすぎると、この蓄積領域の抵抗も無視できない程度に大きくなってしまう。それゆえ、２つのＩＧＢＴ形成領域に挟まれるＩＧＢＴ非形成領域の数は４以下であることが好ましい。言い換えれば、２つのＩＧＢＴ形成領域の間に位置する溝の本数は５以下であることが好ましい。
【０３２７】
なお、本実施の形態の半導体装置は実施の形態１７とほぼ同じ製造方法により製造できる。
【０３２８】
実施の形態２０
図９４は本発明の請求項１５および１７に対応する実施の形態２０における半導体装置の構成を概略的に示す断面図である。図９４を参照して、本実施の形態は、図９３に示す実施の形態１９と比較して、ゲート電極層１１７の構成が異なる。本実施の形態では、ゲート電極層１１７は、ＩＧＢＴ非形成領域上には延在していない。
【０３２９】
それ以外の構成については、実施の形態１９とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０３３０】
なお、本実施の形態の半導体装置は実施の形態１８とほぼ同じ製造方法により製造できる。
【０３３１】
本実施の形態の半導体装置では、ゲート電極層１１７が、ＩＧＢＴ非形成領域上に延在していないため、オン状態における比率Ｒｎ値が小さくなる。しかし、ＩＧＢＴ形成領域を挟む溝のピッチに比べて、ＩＧＢＴ非形成領域を挟む溝のピッチを小さくすることにより、比率Ｒｎ値に示す拡張したｎ+ エミッタ領域（ｎ+ 蓄積領域）の割合が小さくなり、実施の形態１９とほぼ同様の比率Ｒｎを得ることができる。
【０３３２】
一方、ゲート電極層１１７が第１主面上に延在している部分では、ゲート電極層上の層間絶縁膜１１９の膜厚が薄くなる。このため、ゲート電極層１１７が第１主面上に延在する部分が多いほど、ゲート電極層１１７とカソード電極１２１との間の耐圧不良が生じやすくなり、製造歩留りが劣化する。このため、製造歩留りの観点からは、ゲート電極層１１７がＩＧＢＴ非形成領域上に延在せず、第１主面上に延在する部分が少ないほど望ましいため、本実施の形態は、実施の形態１９と比較して工業的に有効である。
【０３３３】
実施の形態２１
図９５は、本発明の請求項１４および１７に対応する実施の形態２１における半導体装置の構成を概略的に示す断面図である。図９５を参照して、本実施の形態の構成は、図９３に示す実施の形態１９と比較して、ｐ+ ダイバータ構造１４１が第１主面に設けられている点において異なる。このｐ+ ダイバータ領域１４１とＩＧＢＴ形成領域との間には、ＩＧＢＴ非形成領域が複数個配置されている。
【０３３４】
本実施の形態の構成は、図９５のＲ−Ｒ′線とＵ−Ｕ′線との両方について線対称な構造となっている。このため、単位セルをＲ−Ｒ′線とＵ−Ｕ′線との間の構造ととる考え方と、Ｒ−Ｒ′線と次のＲ−Ｒ′線との間の構造ととる考え方の２種類がある。ここでは、後者のＲ−Ｒ′線と次のＲ−Ｒ′線との間の構造を単位セルとする。したがって、ｐ+ダイバータ領域１４１とＩＧＢＴ形成領域とに挟まれる領域には、たとえば３つのＩＧＢＴ非形成領域が配置されている。言い換えれば、ｐ+ダイバータ領域１４１とＩＧＢＴ形成領域との間には４本の溝が配置されている。
【０３３５】
また、実施の形態１９と同様、ｐ+ダイバータ領域１４１とＩＧＢＴ形成領域とに挟まれるＩＧＢＴ非形成領域の数を大きくすればするほど、比率Ｒｎ値は１に近づく。しかし、溝のピッチや溝の深さによって多少状況は異なるが、ｐ+ダイバータ領域１４１とＩＧＢＴ形成領域とに挟まれるＩＧＢＴ非形成領域の個数が２ないし４程度を超えると比率Ｒｎ値が飽和し始める。
【０３３６】
また、オン状態で拡張したｎ+エミッタ領域（ｎ+蓄積領域）は、このｎ-領域であるシリコン基板１０５とゲート酸化膜１１５との界面の極近傍（１００Å程度の範囲）にしか形成されない。このため、拡張したｎ+エミッタ領域（ｎ+蓄積領域）が長くなりすぎると、この蓄積領域の抵抗も無視できない程度に大きくなってしまう。それゆえ、ｐ+ダイバータ領域１４１とＩＧＢＴ形成領域に挟まれるＩＧＢＴ非形成領域の実用的な個数は４以下である。言い換えれば、ｐ+ダイバータ領域１４１とＩＧＢＴ形成領域との間に挟まれる溝の本数は５以下である。
【０３３７】
本実施の形態の半導体装置では、ＩＧＢＴ形成領域間に挟まれる溝の本数が多く、ＩＧＢＴ非形成領域の個数が多い場合に、ターンオフ機能を補助するためにｐ+ ダイバータ領域１４１が設けられている。このｐ+ ダイバータ領域１４１は、ターンオフ時の主電流の一部をＩＧＢＴ構造部分より転流する働きを有している。以下、このことについてさらに詳しく説明する。
【０３３８】
通常、ＩＧＢＴのターンオフは、前述のように、ゲート負バイアス状態でｎチャネルが消失した後、最終的にはｐ+ コンタクト領域１１１から正孔電流がｐｎｐトランジスタのコレクタ電流として抜け出す。このとき、ＭＡＥ構造により、ｎ+ エミッタ領域が大きく拡張されている場合には、カソード側でのＩＧＢＴ構造に含まれるｐ+ コンタクト領域１１１の単位セルに占める割合が小さくなる。このため、ターンオフ時にｐ+ コレクタ領域１１１に正孔が集中してしまう。よって、ｐ+ コレクタ領域１１１から正孔が抜けきらず、ターンオフ時間が長くなってしまう。
【０３３９】
ｐ+ ダイバータ領域１４１は、単位セルに占めるｐ型領域の割合を増加させる目的で設けられている。つまり、ｐ+ ダイバータ領域１４１を設けたことにより、ターンオフ時にｐ+ コレクタ領域１１１のみならずｐ+ ダイバータ領域１４１からも、正孔電流がｐｎｐトランジスタのコレクタ電流として抜け出す。これにより、ｐ+ コレクタ領域１１１に正孔が集中してターンオフ時間が長くなるという問題が解消される。
【０３４０】
また、このｐ+ ダイバータ領域１４１は、オフ時の電流の偏りを低減する働きもある。このため、ｐ+ ダイバータ領域１４１は、ＩＧＢＴ形成領域から比較的遠く離れた部分に形成することがより有効である。
【０３４１】
実施の形態２２
図９６は、本発明の請求項１６および１７に対応する実施の形態２２における半導体装置の構成を概略的に示す断面図である。図９６を参照して、本実施の形態の構成は、図９５に示す実施の形態２１の構成と比較して、ゲート電極層１１７がＩＧＢＴ非形成領域上に延在していない点において異なる。
【０３４２】
なお、これ以外の構成については実施の形態２１の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０３４３】
本実施の形態の半導体装置では、実施の形態２１と比較して、ＩＧＢＴ非形成領域上にゲート電極層１１７が延在していないため、オン状態で拡張したｎ+ エミッタ領域（ｎ+ 蓄積領域）がなく、オン状態における比率Ｒｎ値が小さくなる。しかし、ＩＧＢＴ形成領域を挟む溝のピッチに比べ、ＩＧＢＴ非形成領域を挟む溝のピッチを小さくすることにより、比率Ｒｎ値に占める拡張したｎ+ エミッタ領域（ｎ+ 蓄積領域）の割合が小さくなり、実施の形態２１とほぼ同等の比率Ｒｎを得ることができる。
【０３４４】
一方、第１主面上にゲート電極層１１７が延在している部分では、層間絶縁膜１１９の膜厚が薄くなる。このため、ＩＧＢＴ非形成領域上にゲート電極層１１７が延在しており、第１主面上に延在するゲート電極層１１７の割合が多いと、ゲート電極層１１７とエミッタ電極１２１との耐圧不良が生じやすく、製造歩留りが劣化する。そのため、製造歩留りの観点からは、第１主面上を覆うゲート電極層１１７の部分ができるだけ少ないことが望ましいため、本実施の形態の構成は、実施の形態２１の構成と比較して工業的に有効である。
【０３４５】
上述した実施の形態１１〜２２では、図２２と図２３を用いて説明したように、ｎ+ エミッタ領域１０９の割合を増加させれば、比率Ｒｎが増加するため、主電流導通状態での順方向電圧降下Ｖｆが低減できる。一方、ｐ+ コンタクト領域１１１の割合を増加させれば、ターンオフ時のテール電流が低減できるため、ターンオフ損失Ｅoff を低減することができる。
【０３４６】
上記実施の形態１１〜２２では、ｎ+ エミッタ領域１０９の幅とｐ+ コンタクト領域１１１との幅を略同一で形成しているが、順方向電圧降下Ｖｆとターンオフ損失Ｅoff への要求に応じて、ｎ+ エミッタ領域１０９とｐ+ コンタクト領域１１１とのそれぞれの幅を変えることもできる。
【０３４７】
また実施の形態１１〜２２のｎ+ エミッタ領域１０９とｐ+ コンタクト領域１１１とは、直線状に交互に配置されているが、図５５〜図５７を用いて説明したように同心円上に配置されていてもよい。ｐ+ コンタクト領域１１１を同心円上に適切に配置すれば、均一性良く少数キャリアを引抜くことが可能となり、より高速で安定なターンオフが可能となる。
【０３４８】
なお、上記すべての実施の形態においては、ｐ型およびｎ型の各導電型は、各々逆の導電型であってもよい。
【０３４９】
また、上記すべての実施の形態においては、ｎ型バッファ領域３、１０３が形成された例について示してあるが、素子の定格や所有の性能によりｎ型バッファ領域３、１０３を形成しなくてもよい。またこのｎ型バッファ領域３、１０３の厚みおよび不純物濃度を変えることにより、各素子の必要な主耐圧、オン電圧、スイッチング特性等を得ることができる。
【０３５０】
また各実施の形態では、ｐ+ コレクタ領域１、１０１の表面全面がアノード電極１９、１２３に接している例について示したが、半導体基板５もしくはｎ- 領域１０５の一部をこのアノード電極１９、１２３の一部にショートする目的でｎ型の高濃度領域が電気的に接続されていてもよい。またこのｎ型の領域がアノード電極１９、１２３に接続されることにより、各ダイオードの電気特性を変えることが可能となる。
【０３５１】
また、実施の形態１〜１０では溝９底部の断面形状は平坦となっているが、実施の形態１１〜１４に示すように溝９の底部の断面形状は丸みを帯びていてもよい。逆に、実施の形態１１〜２２に示す溝１１３などの底部の断面形状は、実施の形態１〜１０に示すように平坦であってもよい。
【０３５２】
実施の形態１〜１０でも、実施の形態１１〜１４と同様、溝９の深さを５μｍ以上１５μｍ以下とすることにより、より順方向電圧降下Ｖｆに優れた半導体装置を得ることができる。
【０３５３】
また各実施の形態において、溝９、１１３の深さが１０μｍ以上であれば、より一層順方向電圧降下Ｖｆを低減できるため好ましい。
【０３５４】
なお、前述のすべての実施の形態に共通しているが、各ゲート電極層１３、１１７は、図示していない領域で電気的に接続されている。
【０３５５】
また各実施の形態においてゲート電極層１３、１１７は、半導体基板の第１主面（カソード面）から上方へ突出するように形成されている。このため、ゲート電極層形成のためのエッチングの制御性が容易であるとともに素子の安定した動作を得ることができる。以下、このことについて詳細に説明する。
【０３５６】
図１０１〜図１０３に示した素子の構造では、ゲート電極層５０７が溝５０５内に埋め込まれている。この場合、ゲート電極層５０７は、一旦、溝５０５を埋め込むように半導体基板の第１主面全面に導電層が形成された後、この導電層に全面エッチバックを施すことにより得られる。しかし、このエッチング量が多すぎると、ゲート電極層５０７が、ｎ型ターンオフチャネル層５０８の一部もしくは全部と対向しないようになる。このような場合には、ゲート電極層５０７に電圧を印加しても、ｎ型ターンオフチャネル層５０８にチャネルは生成されず、素子が動作しなくなる。
【０３５７】
一方、本発明の各実施の形態では、ゲート電極層１３、１１７は単に半導体基板の第１主面上方に突出するよう形成されればよいため、エッチング制御は容易である。また、この場合、必ずゲート電極層１３、１１７は溝内を完全に埋め込んでいるため、チャネルが生成されないことにより動作が不安定になることはない。
【０３５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３５９】
【発明の効果】
本発明の１の局面に従う半導体装置では、制御電極層は絶縁膜を介在して第１不純物領域および半導体基板の低不純物濃度領域と対向して配置された電圧制御型の素子であるので、従来の電流制御型の素子に比べてゲート制御回路の簡略化を図ることができる。
【０３６０】
また本発明に係るダイオード構造を含む素子はバイポーラデバイスであるため低い定常損失を得ることができる。
【０３６１】
またゲート電極層は、正バイアス印加によりｎ+ 蓄積層を形成し、有効カソード面積を増大させられるので、ダイオードの順方向電圧降下Ｖｆを低減することができる。
【０３６２】
また溝間に挟まれる半導体基板の第１主面には第１不純物領域のみが形成されているため、良好なオン特性が得られる。
【０３６３】
上記局面における好ましくは、半導体装置の第１主面に第１不純物領域とは異なる導電型の第３不純物領域が、第１不純物領域の隣に溝を挟んで設けられている。このため、ターンオフ速度を向上させ、ターンオフ損失を低減し、スイッチング耐量、短絡耐量を向上することができる。
【０３６４】
またこの第１不純物領域と第３不純物領域との存在割合を調整することにより、所望のターンオフ速度および順方向電圧降下Ｖｆを選択することができる。
【０３６５】
本発明の他の局面に従う半導体装置では、上記１の局面で述べた如く、ゲート制御方式が電圧制御型である。このため、ゲート制御回路の簡略化を図ることができる。
【０３６６】
またこの素子はバイポーラデバイスであるため、低い定常損失を得ることができる。
【０３６７】
また、上記１の局面で述べた如く制御電極層は、正バイアス印加により、ｐ型領域にｎ+ の反転層を、ｎ- 領域にはｎ+ 蓄積層を形成し、有効カソード面積を増大させられるので、ダイオードの順方向電圧降下Ｖｆが低減できる。
【０３６８】
また半導体基板の第１主面に、第１不純物領域とは異なる導電型の第４不純物領域が、第１不純物領域の隣に溝を挟んで設けられている。このため、ターンオフ速度を向上させ、ターンオフ損失を低減することができる。
【０３６９】
またこの第１不純物領域と第４不純物領域との存在割合を調整することにより、所望のターンオフ速度および順方向電圧降下Ｖｆを選択することができる。
【０３７０】
本発明のさらに他の局面に従う半導体装置では、ゲート制御方式が電圧制御型である。このため、ゲート制御回路の簡略化を図ることができる。
【０３７１】
またこの素子はバイポーラデバイスであるため、低い定常損失を得ることができる。
【０３７２】
また、上記局面の効果と同様、ゲート電位による有効カソード面積を増大させ、ダイオードの順方向電圧降下Ｖｆを低減することができる。
【０３７３】
また第３不純物領域も第１不純物領域とともに有効カソード領域とみなされる。このため、主電流導通状態におけるカソード面積がより一層増大され、ダイオードの順方向電圧降下Ｖｆをより一層低減することができる。
【０３７４】
上記局面において好ましくはダイオードまたはサイリスタの形成領域を包囲するように分離不純物領域が設けられているため、他の領域からダイオードやサイリスタを電気的に分離する能力を向上させ、また素子耐圧や安定性を高められる。
【０３７５】
上記局面において好ましくは溝の第１主面からの深さが５μｍ以上１５μｍ以下であるため、より一層順方向電圧降下Ｖｆを低減できるとともに、現状の装置でも容易に溝を形成することができる。
【０３７６】
本発明のさらに他の局面に従う半導体装置では、比率Ｒｎが０．４以上１．０以下と高いため、従来例よりもカソード側の電子の注入効率が向上し、順方向電圧降下Ｖｆが低減できる。
【０３７７】
上記局面において好ましくは溝の深さが５μｍ以上１５μｍ以下であるため、より一層順方向電圧降下Ｖｆが低減できるとともに、現状の装置でも溝を容易に形成することができる。
【０３７８】
上記局面において好ましくは導電層は制御電極層と電気的に接続されており、この制御電極層は、第２および第３の溝間の半導体基板表面の領域に対向しているため、有効カソード面積をより増加させることが可能となり、ダイオードの順方向電圧降下Ｖｆをより一層低減することが可能となる。
【０３７９】
上記局面において好ましくは、第２および第３の溝に挟まれる半導体基板表面の領域に低濃度の第２イオン不純物領域が形成されているため、動作時にサイリスタ動作が生じ、その結果定格電流通電時にＯＮ電圧が低電圧化する利点がある。
【０３８０】
上記局面において好ましくは、第１不純物領域の下部に形成される第４不純物領域が第１不純物領域よりも低濃度であるため、主電流遮断時に制御電極層に負の電圧が印加されると、溝の側壁に沿ってｐ+ 反転層が形成され、ホールの引抜きがスムーズにでき、スイッチング特性、スイッチング耐量および短絡耐量が改善できる。
【０３８１】
本発明のさらに他の局面に従う半導体装置では、比率Ｒｎを各部の寸法で近似することができ、その近似された比率Ｒｎが０．４以上と高くなるため、従来例よりもカソード側の電子の注入効率が向上し、順方向電圧降下Ｖｆが低減できる。
【０３８２】
本発明の半導体装置の製造方法では、第２および第３の溝に挟まれる半導体基板には半導体基板の低濃度領域のみが位置し、第１不純物領域は形成されない。このため、比率Ｒｎを大きくすることで素子特性を改善しようとした目的を果たすことができるとともに、主耐圧を保持することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】 図１にカソード電極を設けた様子を示す概略平面図である。
【図３】 図２のＡ−Ａ′線に沿う概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７】 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８】 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図９】 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１０】 本発明の実施の形態１における半導体装置の主電流導通状態を示す概略断面図である。
【図１１】 本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。
【図１２】 図１１にカソード電極を設けた様子を示す概略平面図である。
【図１３】 図１２のＢ−Ｂ′線に沿う概略断面図である。
【図１４】 本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１５】 本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１６】 本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１７】 本発明の実施の形態３における半導体装置の構成を概略的に示す平面図である。
【図１８】 図１７にカソード電極を設けた様子を示す概略平面図である。
【図１９】 図１８のＣ−Ｃ′線に沿う概略断面図である。
【図２０】 本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２１】 本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２２】 順方向電圧降下Ｖｆと比率Ｒｎとの関係を示すグラフである。
【図２３】 デバイス内を流れる電流Ｉと時間との関係を示すグラフである。
【図２４】 本発明の実施の形態４における半導体装置の構成を概略的に示す平面図である。
【図２５】 図２４にカソード電極を設けた様子を示す概略平面図である。
【図２６】 図２５のＤ−Ｄ′線に沿う概略断面図である。
【図２７】 本発明の実施の形態５における半導体装置の構成を概略的に示す平面図である。
【図２８】 図２７にカソード電極を設けた様子を示す概略平面図である。
【図２９】 図２８のＥ−Ｅ′線に沿う概略断面図である。
【図３０】 本発明の実施の形態５における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３１】 本発明の実施の形態５における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３２】 本発明の実施の形態６における半導体装置の構成を概略的に示す平面図である。
【図３３】 図３２にカソード電極を設けた様子を示す概略平面図である。
【図３４】 図３３のＦ−Ｆ′線に沿う概略断面図である。
【図３５】 本発明の実施の形態７における半導体装置の構成を概略的に示す平面図である。
【図３６】 図３５にカソード電極を設けた様子を示す概略平面図である。
【図３７】 図３６のＧ−Ｇ′線に沿う概略断面図である。
【図３８】 本発明の実施の形態７における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３９】 本発明の実施の形態７における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４０】 本発明の実施の形態８における半導体装置の構成を概略的に示す平面図である。
【図４１】 図４０にカソード電極を設けた様子を示す概略平面図である。
【図４２】 図４１のＨ−Ｈ′線に沿う概略断面図である。
【図４３】 本発明の実施の形態９における半導体装置の構成を概略的に示す平面図である。
【図４４】 図４３にカソード電極を設けた様子を示す概略平面図である。
【図４５】 図４４のＩ−Ｉ′線に沿う概略断面図である。
【図４６】 本発明の実施の形態９における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４７】 本発明の実施の形態９における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４８】 本発明の実施の形態９における半導体装置の製造方法の第３工程を示す概略断面図である。
【図４９】 本発明の実施の形態９における半導体装置の製造方法の第４工程を示す概略断面図である。
【図５０】 本発明の実施の形態９における半導体装置の主電流導通状態の様子を示す概略断面図である。
【図５１】 本発明の実施の形態１０における半導体装置の構成を概略的に示す平面図である。
【図５２】 図５１にカソード電極を設けた様子を示す概略平面図である。
【図５３】 図５２のＪ−Ｊ′線に沿う概略断面図である。
【図５４】 本発明の実施の形態１０における半導体装置の製造方法を示す概略断面図である。
【図５５】 溝が同心円状に配置された様子を示す概略平面図である。
【図５６】 溝が同心円状に配置された様子を示す概略平面図である。
【図５７】 溝が同心円状に配置された様子を示す概略平面図である。
【図５８】 本発明の実施の形態１１における半導体装置の構成を概略的に示す断面図である。
【図５９】 本発明の実施の形態１１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６０】 本発明の実施の形態１１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６１】 本発明の実施の形態１１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６２】 本発明の実施の形態１１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６３】 本発明の実施の形態１１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図６４】 本発明の実施の形態１２における半導体装置の構成を概略的に示す断面図である。
【図６５】 本発明の実施の形態１２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６６】 本発明の実施の形態１２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６７】 本発明の実施の形態１２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６８】 本発明の実施の形態１２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６９】 本発明の実施の形態１２における半導体装置の主電流導通状態を示す概略断面図である。
【図７０】 本発明の実施の形態１３における半導体装置の構成を概略的に示す断面図である。
【図７１】 本発明の実施の形態１３における半導体装置の製造方法の工程図である。
【図７２】 本発明の実施の形態１３における半導体装置の主電流導通状態の様子を示す概略断面図である。
【図７３】 本発明の実施の形態１４における半導体装置の構成を概略的に示す断面図である。
【図７４】 本発明の実施の形態１５における半導体装置の構成を概略的に示す部分断面図である。
【図７５】 本発明の実施の形態１６における半導体装置の構成を概略的に示す断面図である。
【図７６】 本発明の実施の形態１７における半導体装置の製造方法の第１工程を示す概略断面図である。
【図７７】 本発明の実施の形態１７における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７８】 本発明の実施の形態１７における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７９】 本発明の実施の形態１７における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８０】 本発明の実施の形態１７における半導体装置の製造方法の第５工程を示す概略断面図である。
【図８１】 本発明の実施の形態１７における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８２】 本発明の実施の形態１７における半導体装置の製造方法の第７工程を示す概略断面図である。
【図８３】 本発明の実施の形態１７における半導体装置の製造方法の第８工程を示す概略断面図である。
【図８４】 本発明の実施の形態１７における半導体装置の製造方法の第９工程を示す概略断面図である。
【図８５】 本発明の実施の形態１７における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図８６】 ｐ型ベース領域がはみ出した場合の第１工程図である。
【図８７】 ｐ型ベース領域がはみ出した場合の第２工程図である。
【図８８】 ｐ型ベース領域が小さい場合の第１工程図である。
【図８９】 ｐ型ベース領域が小さい場合の第２工程図である。
【図９０】 溝形成後に等方性乾式食刻を行なった様子を示す工程図である。
【図９１】 本発明の実施の形態１８における半導体装置の構成を概略的に示す断面図である。
【図９２】 本発明の実施の形態１８における半導体装置の製造方法を示す工程図である。
【図９３】 本発明の実施の形態１９における半導体装置の構成を概略的に示す断面図である。
【図９４】 本発明の実施の形態２０における半導体装置の構成を概略的に示す断面図である。
【図９５】 本発明の実施の形態２１における半導体装置の構成を概略的に示す断面図である。
【図９６】 本発明の実施の形態２２における半導体装置の構成を概略的に示す断面図である。
【図９７】 第１の従来例における半導体装置の構成を概略的に示す概略断面図である。
【図９８】 第２の従来例における半導体装置の構成を概略的に示す断面図である。
【図９９】 第３の従来例における半導体装置の構成を概略的に示す断面図である。
【図１００】 第３の従来例におけるｎ+ 蓄積層が生じた様子を示す概略断面図である。
【図１０１】 第４の従来例における半導体装置の構成を概略的に示す平面図である。
【図１０２】 図１０１のＰ−Ｐ′線に沿う概略断面図である。
【図１０３】 図１０１のＱ−Ｑ′線に沿う概略断面図である。
【符号の説明】
１，１０１ ｐ+ コレクタ領域、３，１０３ ｎ型バッファ領域、５，１０５ｎ- 領域、７，１０９ カソード領域（ｎ+ エミッタ領域）、９，９ａ〜９ｄ，１１３，１１３ａ〜１１３ｄ 溝、１１ 絶縁膜、１３，１１７ ゲート電極層、１５ 絶縁膜、１７，１２１ カソード電極、１９，１２３ アノード電極、２３ ｐ+ 分離不純物領域、３１ ｐ+ コンタクト領域、４１ ｐ型ベース領域、６１ ｎ- 領域、６２ ｐ+ コンタクト領域。

Claims (3)

  1. 真正もしくは第１導電型の半導体基板を挟んで両主面の間で主電流が流れるダイオード構造を含む半導体装置であって、
    前記半導体基板の第１主面に形成され、前記半導体基板の濃度より高い不純物濃度を有する第１導電型の第１不純物領域と、
    前記半導体基板の第２主面に形成され、前記第１不純物領域との間で前記半導体基板の低不純物濃度領域を挟む第２導電型の第２不純物領域と、
    前記半導体基板の第１主面に形成され、前記低不純物濃度領域に接するように形成された第２導電型の第３不純物領域と
    を備え、
    前記半導体基板は、互いに並走する複数の溝を前記第１主面に有し、前記溝の各々は前記第１主面から前記第１不純物領域および前記第３不純物領域を貫通して前記半導体基板の前記低不純物濃度領域に達するよう形成されており、
    複数の前記溝は、第１、第２および第３の溝を有し、
    前記第１および第２の溝に挟まれる前記半導体基板の前記第１主面全面には、前記第１不純物領域が形成されており、
    前記第２および第３の溝に挟まれる前記半導体基板の前記第１主面には、第２導電型の第３不純物領域が形成されており、
    前記溝内において絶縁膜を介在して、前記第１不純物領域、前記第３不純物領域および前記半導体基板の前記低不純物濃度領域と対向するように形成された制御電極層と、
    前記半導体基板の前記第１主面上に形成され、前記第１不純物領域および前記第３不純物領域に電気的に接続された第１電極層と、
    前記半導体基板の前記第２主面上に形成され、前記第２不純物領域に電気的に接続された第２電極層と
    を備えた、半導体装置。
  2. 前記半導体基板の前記第１主面に形成された分離不純物領域をさらに備え、
    複数の前記溝のうち、最外列に配置された前記溝の一方側には他の前記溝が配置され、
    前記最外列に配置された前記溝の他方側には前記分離不純物領域が配置され、
    前記分離不純物領域は、前記最外列に配置された前記溝に接し、かつ前記溝よりも深く形成されている、請求項１に記載の半導体装置。
  3. 前記溝の前記第１主面からの深さは５μｍ以上１５μｍ以下である、請求項１または２に記載の半導体装置。
JP28096195A 1995-07-19 1995-10-27 半導体装置 Expired - Lifetime JP3850054B2 (ja)

Priority Applications (21)

Application Number Priority Date Filing Date Title
JP28096195A JP3850054B2 (ja) 1995-07-19 1995-10-27 半導体装置
TW084113477A TW289156B (en) 1995-07-19 1995-12-15 Semiconductor device and process thereof
EP96109389A EP0756330B1 (en) 1995-07-19 1996-06-12 Power semiconductor device with insulated trench gate
DE69634837T DE69634837T2 (de) 1995-07-19 1996-06-12 Halbleiterbauteil mit pnpn Struktur
DE69633310T DE69633310T2 (de) 1995-07-19 1996-06-12 PIN-Diode mit isoliertem Gate.
DE69614949T DE69614949T2 (de) 1995-07-19 1996-06-12 Leistungs-Halbleiterbauteil mit isoliertem Graben-Gate
EP00107897A EP1030373A1 (en) 1995-07-19 1996-06-12 Power semiconductor diode with insulated gate and manufacturing method thereof
EP01117378A EP1154491B1 (en) 1995-07-19 1996-06-12 Semiconductor with pnpn structure
EP01117369A EP1158582B1 (en) 1995-07-19 1996-06-12 Pin diode with insulated gate.
DE69627215T DE69627215T2 (de) 1995-07-19 1996-06-12 Verfahren zur Herstellung eines Halbleiterbauelements
EP00107885A EP1030372B1 (en) 1995-07-19 1996-06-12 Method of manufacturing a semiconductor device
KR1019960027952A KR100214207B1 (ko) 1995-07-19 1996-07-11 반도체장치 및 그의 제조방법
CNB981253849A CN1236499C (zh) 1995-07-19 1996-07-17 半导体器件
CN96102369A CN1052342C (zh) 1995-07-19 1996-07-17 半导体器件及其制造方法
US08/683,279 US5977570A (en) 1995-07-19 1996-07-18 Semiconductor device and manufacturing method thereof
US09/222,795 US6265735B1 (en) 1995-07-19 1998-12-30 Semiconductor device and manufacturing method thereof
US09/862,620 US6693310B1 (en) 1995-07-19 2001-05-23 Semiconductor device and manufacturing method thereof
US09/862,619 US6445012B2 (en) 1995-07-19 2001-05-23 Semiconductor device and manufacturing method thereof
US10/223,661 US6867437B2 (en) 1995-07-19 2002-08-20 Semiconductor device
US10/457,658 US6897493B2 (en) 1995-07-19 2003-06-10 Semiconductor device
US10/978,440 US7253031B2 (en) 1995-07-19 2004-11-02 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP7-183102 1995-07-19
JP18310295 1995-07-19
JP7-237002 1995-09-14
JP23700295 1995-09-14
JP28096195A JP3850054B2 (ja) 1995-07-19 1995-10-27 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005304803A Division JP4471922B2 (ja) 1995-07-19 2005-10-19 半導体装置

Publications (2)

Publication Number Publication Date
JPH09139510A JPH09139510A (ja) 1997-05-27
JP3850054B2 true JP3850054B2 (ja) 2006-11-29

Family

ID=27325253

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28096195A Expired - Lifetime JP3850054B2 (ja) 1995-07-19 1995-10-27 半導体装置

Country Status (7)

Country Link
US (4) US5977570A (ja)
EP (5) EP0756330B1 (ja)
JP (1) JP3850054B2 (ja)
KR (1) KR100214207B1 (ja)
CN (2) CN1236499C (ja)
DE (4) DE69614949T2 (ja)
TW (1) TW289156B (ja)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
DE19705276A1 (de) * 1996-12-06 1998-08-20 Semikron Elektronik Gmbh IGBT mit Trench-Gate-Struktur
DE19727676A1 (de) * 1997-06-30 1999-01-07 Asea Brown Boveri MOS gesteuertes Leistungshalbleiterbauelement
US6259145B1 (en) * 1998-06-17 2001-07-10 Intel Corporation Reduced leakage trench isolation
DE19848596C2 (de) 1998-10-21 2002-01-24 Roland Sittig Halbleiterschalter mit gleichmäßig verteilten feinen Steuerstrukturen
JP3924975B2 (ja) * 1999-02-05 2007-06-06 富士電機デバイステクノロジー株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ
JP4829003B2 (ja) * 1999-02-17 2011-11-30 株式会社日立製作所 半導体装置及び電力変換装置
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
GB0120595D0 (en) * 2001-08-24 2001-10-17 Koninkl Philips Electronics Nv A semiconductor rectifier
US6750104B2 (en) * 2001-12-31 2004-06-15 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
KR101163429B1 (ko) * 2002-12-02 2012-07-13 고에키자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치 및 그 제조 방법
GB0229217D0 (en) * 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Vertical insulated gate transistor and manufacturing method
US6965131B2 (en) * 2003-03-07 2005-11-15 Rockwell Scientific Licensing, Llc Thyristor switch with turn-off current shunt, and operating method
US7173290B2 (en) * 2003-03-07 2007-02-06 Teledyne Licensing, Llc Thyristor switch with turn-off current shunt, and operating method
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
KR100604527B1 (ko) * 2003-12-31 2006-07-24 동부일렉트로닉스 주식회사 바이폴라 트랜지스터 제조방법
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US8183629B2 (en) * 2004-05-13 2012-05-22 Vishay-Siliconix Stacked trench metal-oxide-semiconductor field effect transistor device
US6906380B1 (en) 2004-05-13 2005-06-14 Vishay-Siliconix Drain side gate trench metal-oxide-semiconductor field effect transistor
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
US6906356B1 (en) * 2004-09-27 2005-06-14 Rockwell Scientific Licensing, Llc High voltage switch
US7341116B2 (en) * 2005-01-20 2008-03-11 Baker Hughes Incorporated Drilling efficiency through beneficial management of rock stress levels via controlled oscillations of subterranean cutting elements
JP2007043123A (ja) * 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
US8471390B2 (en) * 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
US7748474B2 (en) * 2006-06-20 2010-07-06 Baker Hughes Incorporated Active vibration control for subterranean drilling operations
JP2008124309A (ja) * 2006-11-14 2008-05-29 Toyota Motor Corp 半導体装置とその製造方法
DE102007018367B4 (de) * 2007-04-18 2013-09-05 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US8368126B2 (en) * 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
JP5596278B2 (ja) * 2007-07-10 2014-09-24 富士電機株式会社 トレンチ型絶縁ゲートｍｏｓ半導体装置
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
ES2374774B1 (es) * 2008-03-18 2013-01-30 Consejo Superior De Investigaciones Científicas (Csic) Método de fabricación de dispositivos rb-igbt.
JPWO2009122486A1 (ja) * 2008-03-31 2011-07-28 三菱電機株式会社 半導体装置
CN101826551B (zh) * 2009-03-03 2012-12-05 M-Mos半导体香港有限公司 具有低栅电阻的沟槽型半导体功率器件及其制备方法
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
US9492063B2 (en) 2009-06-18 2016-11-15 Endochoice Innovation Center Ltd. Multi-viewing element endoscope
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
US9099522B2 (en) * 2010-03-09 2015-08-04 Fuji Electric Co., Ltd. Semiconductor device
JP5361808B2 (ja) 2010-06-23 2013-12-04 三菱電機株式会社 電力用半導体装置
JP5865618B2 (ja) * 2010-09-21 2016-02-17 株式会社東芝 半導体装置
CN102034715A (zh) * 2010-10-12 2011-04-27 上海宏力半导体制造有限公司 功率金属氧化物半导体场效应晶体管的制作方法
JP2013084904A (ja) * 2011-09-29 2013-05-09 Toshiba Corp 半導体装置
CN103151251B (zh) * 2011-12-07 2016-06-01 无锡华润华晶微电子有限公司 沟槽型绝缘栅双极型晶体管及其制备方法
US9306047B2 (en) 2012-10-05 2016-04-05 Hitachi, Ltd. Semiconductor device and electric power converter in which same is used
EP2728621A1 (en) * 2012-11-05 2014-05-07 ABB Technology AG Insulated gate power semiconductor device
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
US20140167103A1 (en) * 2012-12-13 2014-06-19 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method of manufacturing the same
US8710585B1 (en) * 2013-02-25 2014-04-29 Alpha And Omega Semiconductor Incorporated High voltage fast recovery trench diode
JP2014165317A (ja) * 2013-02-25 2014-09-08 Toshiba Corp 半導体装置
JP2015056492A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置
JP6173987B2 (ja) * 2013-09-20 2017-08-02 サンケン電気株式会社 半導体装置
KR101701240B1 (ko) * 2013-09-20 2017-02-01 산켄덴키 가부시키가이샤 반도체 장치
JP6154292B2 (ja) 2013-11-06 2017-06-28 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US9438227B2 (en) * 2013-12-02 2016-09-06 The Hong Kong University Of Science And Technology Gate-controlled p-i-n switch with a charge trapping material in the gate dielectric and a self-depleted channel
DE112014003712T5 (de) 2013-12-16 2016-04-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN103928309B (zh) * 2014-04-21 2017-02-08 西安电子科技大学 N沟道碳化硅绝缘栅双极型晶体管的制备方法
US9391184B2 (en) * 2014-05-27 2016-07-12 Pakal Technologies, Llc Insulated gate turn-off device with turn-off transistor
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
KR101550798B1 (ko) 2014-08-29 2015-09-08 파워큐브세미 (주) 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법
CN107851666B (zh) * 2016-02-15 2021-11-23 富士电机株式会社 半导体装置
JP6604430B2 (ja) 2016-03-10 2019-11-13 富士電機株式会社 半導体装置
US9935188B2 (en) * 2016-07-22 2018-04-03 Pakal Technologies Llc Insulated gate turn-off device with turn-off Schottky-Barrier MOSFET
JP6973510B2 (ja) 2018-01-17 2021-12-01 富士電機株式会社 半導体装置
CN109755130A (zh) * 2018-11-30 2019-05-14 中国振华集团永光电子有限公司（国营第八七三厂） 一种降低输入电容的半导体器件制造方法
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical
CN111816693A (zh) * 2019-04-10 2020-10-23 台湾茂矽电子股份有限公司 二极管结构及其制造方法
JP7319601B2 (ja) * 2019-11-01 2023-08-02 株式会社東芝 半導体装置
EP4078680A1 (en) * 2019-12-17 2022-10-26 Soreq Nuclear Research Center High-voltage fast-avalanche diode

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775464A (en) * 1980-10-28 1982-05-12 Semiconductor Res Found Semiconductor device controlled by tunnel injection
US4994883A (en) * 1989-10-02 1991-02-19 General Electric Company Field controlled diode (FCD) having MOS trench gates
JPH03196570A (ja) * 1989-12-25 1991-08-28 Nec Corp 絶縁ゲート型サイリスタ
US5381026A (en) * 1990-09-17 1995-01-10 Kabushiki Kaisha Toshiba Insulated-gate thyristor
JP2683302B2 (ja) * 1991-07-09 1997-11-26 三菱電機株式会社 半導体装置
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
EP1469524A3 (en) * 1991-08-08 2005-07-06 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
JPH0612559A (ja) * 1992-02-10 1994-01-21 Shibaura Eng Works Co Ltd 自動販売機
JP2810821B2 (ja) * 1992-03-30 1998-10-15 三菱電機株式会社 半導体装置及びその製造方法
US5324966A (en) * 1992-04-07 1994-06-28 Toyo Denki Seizo Kabushiki Kaisha MOS-controlled thyristor
JP2983110B2 (ja) * 1992-06-24 1999-11-29 三菱電機株式会社 半導体装置及びその製造方法
US5410170A (en) * 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
JPH071347A (ja) * 1993-06-10 1995-01-06 Nitto Seiko Co Ltd ねじ締め機
US5510287A (en) * 1994-11-01 1996-04-23 Taiwan Semiconductor Manuf. Company Method of making vertical channel mask ROM
JP3196570B2 (ja) 1995-05-19 2001-08-06 日立電線株式会社 多導体スペーサ
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
EP0756330A3 (en) 1999-03-10
US6265735B1 (en) 2001-07-24
DE69634837T2 (de) 2005-12-22
US5977570A (en) 1999-11-02
US20010045566A1 (en) 2001-11-29
CN1142688A (zh) 1997-02-12
EP0756330A2 (en) 1997-01-29
EP1154491A1 (en) 2001-11-14
EP1030372A3 (en) 2000-09-06
EP1030373A1 (en) 2000-08-23
JPH09139510A (ja) 1997-05-27
KR970008646A (ko) 1997-02-24
US6445012B2 (en) 2002-09-03
DE69627215D1 (de) 2003-05-08
DE69633310D1 (de) 2004-10-07
TW289156B (en) 1996-10-21
EP1154491B1 (en) 2005-06-08
EP1030372B1 (en) 2003-04-02
EP1158582A1 (en) 2001-11-28
DE69614949D1 (de) 2001-10-11
EP0756330B1 (en) 2001-09-05
DE69633310T2 (de) 2005-09-15
US20030006456A1 (en) 2003-01-09
DE69614949T2 (de) 2002-04-04
US6867437B2 (en) 2005-03-15
DE69627215T2 (de) 2003-12-18
CN1052342C (zh) 2000-05-10
EP1158582B1 (en) 2004-09-01
DE69634837D1 (de) 2005-07-14
CN1226751A (zh) 1999-08-25
KR100214207B1 (ko) 1999-08-02
EP1030372A2 (en) 2000-08-23
CN1236499C (zh) 2006-01-11

Similar Documents

Publication Publication Date Title
JP3850054B2 (ja) 半導体装置
US7253031B2 (en) Semiconductor device and manufacturing method thereof
US10418441B2 (en) Semiconductor device and method for manufacturing the semiconductor device
JP2001250947A (ja) 電力用半導体素子およびその製造方法
JP5564902B2 (ja) 半導体装置およびその製造方法
US9806152B2 (en) Vertical insulated gate turn-off thyristor with intermediate p+ layer in p-base
US5773851A (en) Semiconductor device and manufacturing method thereof
US20140240025A1 (en) Lateral insulated gate turn-off devices
CN111211168B (zh) 一种rc-igbt芯片及其制造方法
JP3863926B2 (ja) ３端子電力絶縁ゲートトランジスタ及びその製造方法
CN115360231A (zh) 低回滞电压的逆导型绝缘栅双极型晶体管及其制备工艺
US10692995B2 (en) Insulated-gate bipolar transistor structure and method for manufacturing the same
JP5114832B2 (ja) 半導体装置およびその製造方法
CN115440589B (zh) 一种igbt器件及其制造方法
JP4471922B2 (ja) 半導体装置
JP4096722B2 (ja) 半導体装置の製造方法
JP4904635B2 (ja) 半導体装置およびその製造方法
CN113035936B (zh) 沟槽型垂直双扩散金属氧化物半导体晶体管及制备方法
KR100277680B1 (ko) 개선된 엘아이지비티 전력소자
CN116417505A (zh) 一种阳极短路沟槽rc-igbt器件及制备方法
CN117393595A (zh) 可抑制闩锁的功率器件及制备方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040301

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060829

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090908

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130908

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term