JP4743744B2 - フローティングアイランド電圧維持層を有する半導体パワーデバイス - Google Patents

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Description

本発明は、半導体パワーデバイスに関し、詳しくは、逆の伝導性にドープされたフローティングアイランドを用いて電圧維持層（voltage sustaining layer）を形成した金属酸化膜半導体電界効果トランジスタ及びこの他の半導体パワーデバイスに関する。
縦型の二重拡散金属酸化膜半導体（Double-diffused Metal Oxide Semiconductor：以下、ＤＭＯＳという。）、Ｖ溝ＤＭＯＳ（V-groove DMOS）、トレンチＭＯＳ電界効果トランジスタ（Field Effect Transistor：以下、ＦＥＴという。）、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴという。）並びにダイオード及びバイポーラトランジスタ等の半導体パワーデバイスは、自動車の電気系統、電源装置、モータ駆動装置及び他の電源制御装置等の用途に採用されている。このような半導体パワーデバイスは、オフ状態では高い耐電圧を維持し、オン状態では低いオン抵抗、すなわち高い電流密度における低い電圧降下を有する必要がある。
図１は、ｎチャネルパワーＭＯＳＦＥＴの典型的な構造を示す図である。ｎ＋にドープされたシリコン基板１０２上に形成されたｎ−エピタキシャルシリコン層１０１は、半導体デバイス内の２つのＭＯＳＦＥＴセルに対応するｐボディ領域１０５ａ、１０６ａと、ｎ＋ソース領域１０７、１０８とを備える。ｐボディ領域１０５ａ、１０６ａは、更に深いｐボディ領域１０５ｂ、１０６ｂとを含んでいてもよい。ｎ＋ソース領域１０７、１０８とｐボディ領域１０５ａ、１０６ａを接続するために、ソース及びボディ電極１１２がエピタキシャル層１０１の表面の特定の部分に広がっている。両セル用のｎ型ドレインは、図１に示す上部の半導体表面に延びているｎ型エピタキシャル層１０１の部分で形成される。ドレイン電極は、ｎ＋にドープされたシリコン基板１０２の底部に設けられている。絶縁層と導電層、例えば酸化層とポリシリコン層からなる絶縁ゲート電極１１８は、ボディのチャネル及びドレイン部分の上に設けられている。
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、主にエピタキシャル層１０１のドリフト領域の抵抗（drift zone resistance）によって決定される。エピタキシャル層１０１は、ｎ＋にドープされたシリコン基板１０２とｐ＋にドープされた深いボディ領域１０５ｂ、１０６ｂとの間に印加される逆電圧に耐えなければならないので、電圧維持層（a voltage sustaining layer）と呼ばれることもある。一方、ドリフト領域の抵抗は、エピタキシャル層１０１のドープ濃度及び厚さによって決定される。なお、半導体デバイスの降伏電圧を高めるためには、エピタキシャル層１０１のドープ濃度を低くするとともに、エピタキシャル層１０１の厚さを増加させる必要がある。図２に示す曲線は、従来のＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示している。この曲線から分かるように、降伏電圧を高くすると、半導体デバイスのオン抵抗は、急激に高くなってしまう。ＭＯＳＦＥＴを高い電圧、特に数百ボルト以上の電圧で動作させる場合、このオン抵抗の急激な上昇が問題となる。
図３は、高い電圧で動作するとともに、オン抵抗が低くなるように設計されたＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、セザック（Cezac）他著、ＩＳＰＳＤ会報（Proceedings of the ISPSD）、２０００年５月、６９〜７２頁、及びチェン（Chen）他著、電子機器に関するＩＥＥＥトランザクション第４７−６（IEEE Transactions on Electron Devices Vol. 47, No. 6）、２０００年６月、１２８０〜１２８５頁に開示されており、これらの文献の全体は、引用によって本願に援用されるものとする。このＭＯＳＦＥＴは、電圧維持領域３０１のドリフト領域に縦方向に分離されて形成された一連のｐ＋にドープされた層（所謂「フローティングアイランド（floating island）」）３１０１、３１０２、３１０３、・・・、３１０ｎを備えている点を除いて、図１に示す従来のＭＯＳＦＥＴと略同じ構造を有している。フローティングアイランド３１０１、３１０２、３１０３、・・・、３１０ｎは、フローティングアイランドがない構造の場合よりも発生する電界は低い。発生する電界を低くすることにより、電圧維持領域３０１の一部を構成するエピタキシャル層において用いられる不純物濃度をより高くすることができる。フローティングアイランド３１０１、３１０２、３１０３、・・・、３１０ｎは、鋸歯状の電界プロファイルを生成し、これらの電界を積分することにより、従来の半導体デバイスで用いられていた不純物濃度よりも高い不純物濃度で、維持電圧を得ることができる。不純物濃度を高くすることにより、フローティングアイランドの層が全くない半導体デバイスに比べてオン抵抗が低い半導体デバイスを製造することができる。
図３に示す構造は、複数回のエピタキシャル成長工程と、これに続く適切な不純物の導入を含む一連の処理によって形成される。ここで、エピタキシャル成長工程は、高価な工程であり、したがって、複数回のエピタキシャル成長工程を必要とする構造は、製造原価が高くなる。
そこで、図３に示すようなＭＯＳＦＥＴ構造を有する半導体パワーデバイスの製造方法であって、エピタキシャル成長工程の実施回数を減らし、より安価に半導体パワーデバイスを製造できる製造方法の実現が望まれている。
本発明は、半導体パワーデバイスの製造方法を提供する。この製造方法では、第１の伝導型の基板を準備する工程と、Ｂ．１．基板上に、第１の伝導型を有するエピタキシャル層を成長させる工程と、２．エピタキシャル層内に少なくとも１つのトレンチを形成する工程と、３．トレンチの壁に沿ってバリア材を堆積させる工程と、４．バリア材を介して、エピタキシャル層のトレンチの底部に隣接する下方の部分に、第２の伝導型の不純物を打ち込む工程と、５．不純物を拡散させて、エピタキシャル層内に第１のドープ層を形成する工程と、６．トレンチの少なくとも底部からバリア材を取り除く工程と、７．第１のドープ層を貫通して、トレンチをエッチングする工程と、８．トレンチ内に、半導体パワーデバイスの特性に悪い影響を与えない誘電体材料を堆積させて、トレンチを埋め込む工程とによって、基板上のエピタキシャル層内に電圧維持領域を形成する工程と、Ｃ．電圧維持領域上に、第２の伝導型のボディ領域を少なくとも１つ形成し、ボディ領域と電圧維持領域との間に接合を画定する工程とを有し、ボディ領域は、深いボディ領域を有する。
本発明によって製造される半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体（縦型ＤＭＯＳ）、Ｖ溝二重拡散金属酸化膜半導体（Ｖ溝ＤＭＯＳ）、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ（トレンチＤＭＯＳ ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、バイポーラトランジスタ、及びダイオードからなるグループから選択してもよい。
本発明の他の側面として、本発明は、半導体パワーデバイスを提供する。この半導体パワーデバイスは、第１の伝導型の基板と、基板上に成長された第１の伝導型を有するエピタキシャル層内に形成された電圧維持領域と、電圧維持領域上に形成され、第２の伝導性を有し、電圧維持領域との間に接合を画定する少なくとも１つのボディ領域とを備え、電圧維持領域は、エピタキシャル層内に形成された少なくとも１つのトレンチと、エピタキシャル層内のトレンチの側壁に隣接する部分に設けられた、第２の伝導型の不純物がドープされた少なくとも１つのドープ層と、トレンチに埋め込まれた半導体パワーデバイスの特定に悪い影響を与えない誘電体材料とを有し、ボディ領域は、深いボディ領域を有し、ドープ層は、垂直方向に分離されて形成されたフローティング領域である。
以下、本発明に基づき、半導体パワーデバイスの電圧維持領域（voltage sustaining region）におけるｐ型フローティングアイランドを形成する方法について説明する。まず、半導体パワーデバイスの電圧維持領域を形成することになる１つ以上のトレンチをエピタキシャル層内にエッチングする。各トレンチは、一連の縦型アイランドを形成する位置の中心に置かれる。このようなフローティングアイランドの第１の水平面は、トレンチの底部にｐ型不純物材料を打ち込むことによって形成される。打ち込まれた材料は、トレンチの底部に隣接する下方の電圧維持領域の一部に拡散する。次に、トレンチをより深くエッチングし、ｐ型不純物材料の打込み及び拡散によって、フローティングアイランドの第２の水平面を形成できるようにする。この第２のエッチング工程により、第１の水平面に位置するドーナツ状（トレンチの断面が円形の場合）の形状を有するフローティングアイランドが形成される。トレンチの断面が例えば正方形、長方形又は六角形等、円形以外の形状である場合、このトレンチの断面形状がフローティングアイランドの形状を決定する。上述したプロセスを、所望の数のアイランドの垂直層（vertical layer）が形成されるまで繰り返す。最後に、半導体デバイスの特性に悪い影響を与えない材料をトレンチに埋め込む。トレンチに埋め込む材料の具体例としては、高抵抗ポリシリコン、シリコン酸化物のような誘電体、又はこの他の材料及びこれらの材料の組合せがある。
本発明に基づいて形成される半導体パワーデバイスを図４に示す。この実施例では、トレンチの断面を円形に形成しており、したがって、フローティングアイランドは、ドーナツ状の形状を有している。ｎ＋シリコン基板４０２上に形成されたｎ型エピタキシャルシリコン層４０１は、ｐボディ領域４０５ａと、半導体デバイス内の２つのＭＯＳＦＥＴセルに対応するｎ＋ソース領域４０７とを備える。図４に示すように、ｐボディ領域４０５ａは、深いｐボディ領域４０５ｂを備えていてもよい。ｎ＋ソース領域４０７とボディ領域４０５ａを接続するために、ソース及びボディ電極４１２がエピタキシャル層４０１の表面の特定の部分に広がっている。両セル用のｎ型ドレインは、半導体の上表面まで延びているｎ型エピタキシャル層４０１の一部によって形成される。ドレイン電極は、ｎ＋シリコン基板４０２の底部に設けられている。ボディのチャネル及びドレイン部分の上には、酸化層とポリシリコン層からなる絶縁ゲート電極４１８が形成されている。エピタキシャルシリコン層４０１によって画定される半導体デバイスの電圧維持領域内には、一連のフローティングアイランド４１０が形成されている。フローティングアイランド４１０は、半導体デバイスの上側から見て、アレー状に配列されている。例えば、図４に示す実施例では、「ｙ軸」方向において、フローティングアイランドには、４１０１１、４１０１２、４１０１３、・・・、４１０１ｍといった符号を付しており、「ｚ軸」方向には、４１０１１、４１０２１、４１０３１、４１０ｍ１といった符号を付している。絶縁ゲート電極４１８の真下に位置するフローティングアイランド４１０の列は、設けても設けなくてもよく、これらは、半導体デバイスの幾何学的構造（geometry）及びエピタキシャル層４１０の抵抗率に対する要求に応じて設けられる。
図４に示す半導体パワーデバイスの製造工程の具体例について、図５（ａ）〜図５（ｆ）を用いて説明する。
まず、従来と同様に、ｎ＋にドープされた基板５０２上に、ｎ型エピタキシャル層５０１を成長させる。エピタキシャル層５０１の厚さは、抵抗率が５〜４０Ωｃｍ、４００〜８００Ｖの半導体デバイスでは、代表的に、１５〜５０μｍである。次に、エピタキシャル層５０１の表面を誘電体層で覆うことによって、誘電体マスキング層を形成し、続いて周知の手法により、この誘電体マスキング層を、トレンチ５２０の位置を画定するマスク部分を残して露光し、パターンを形成する。次に、反応性イオンエッチングによって、マスク開口部を介して、トレンチ５２０を、例えば５〜１５μｍの深さにドライエッチングする。詳しくは、等間隔で設けられるフローティングアイランドの水平方向の行の所望の数を「ｘ」とすると、トレンチ５２０は、まず、ボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の厚さの約１／（ｘ＋１）の深さにエッチングする。ここで、必要に応じて、各トレンチ５２０の側壁を平滑にしてもよい。この場合、まず、反応性イオンエッチングプロセスによって生じた損傷を除去するために、トレンチ５２０の側壁から酸化物の薄膜層（通常５００〜１０００Å）を、化学的なドライエッチングによって取り除く。次に、犠牲二酸化シリコン層をトレンチ５２０上に成長させる。そして、トレンチ５２０の側壁を可能な限り平坦にするために、犠牲二酸化シリコン層を、バッファードフッ酸を用いたエッチング（buffered oxide etch）又はフッ化水素酸を用いたエッチング（HF etch）によって除去する。
続いて、図５（ｂ）に示すように、トレンチ５２０内に二酸化シリコン層５２４を成長させる。二酸化シリコン層５２４の厚さは、打込み原子が、トレンチ５２０の側壁に隣接する及び側壁の下方のシリコンに透過することを防止するのに十分な厚さであって、且つトレンチ５２０の底部において、打込み原子が二酸化シリコン層５２４を透過して、トレンチ５２０の底部に隣接する及びその下方のシリコンに堆積することができる厚さにする必要がある。次に、トレンチ５２０の底部の二酸化シリコン層５２４を介して、ホウ素等の不純物５２８を打ち込む。不純物の総ドーズ量及び打込みエネルギは、次の各水平レベルでの拡散工程及びエッチング工程を行った後に、エピタキシャル層５０１に残留する不純物の量が、最終的な半導体デバイスで要求される降伏電圧を満足するように、選択される。次に、図５（ｃ）に示すように、高温拡散工程を行い、先に打ち込まれた不純物５２８を縦方向（vertically）及び横方向（laterally）にドライブイン（drive-in）する。次に、トレンチ５２０の底部から二酸化シリコン層５２４を除去する。トレンチ５２０の側壁の二酸化シリコン層５２４は、取り除いても取り除かなくてもよい。
次に、図５（ｄ）に示すように、トレンチ５２０の深さがボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の厚さの約１／（ｘ＋１）の深さになるまで、トレンチ５２０を更にエッチングする。次に、トレンチ５２０の壁に酸化層を成長させ、トレンチ５２０の底部を介して不純物を打ち込んで拡散させ、トレンチ５２０の底部から酸化層を除去する工程を繰り返すことにより、フローティングアイランドの第２の水平層（horizontal layer）５３０を形成する。このプロセスは、「ｘ」個のフローティングアイランドの水平層を形成するために必要な回数だけ繰り返す。「ｘ」の値は、所望の降伏電圧を実現するよう選択する。例えば、図５（ｄ）では、このような４個の水平層５２８、５３０、５３２、５３４を示している。図５（ｅ）に示すように、最後のフローティングアイランドの水平層５３４を形成した後、トレンチ５２０の深さが、この最後のフローティングアイランドの水平層５３４を貫通するのに十分な深さになるまで、トレンチ５２０を更にエッチングする。本発明の幾つかの実施例において、単一の水平方向のフローティングアイランドのアレーを採用する場合、このアレーを介したエッチングを行う必要はない。
最後に、半導体デバイスの特性に悪影響を与えない材料をトレンチ５２０に埋め込む。このような材料としては、以下に限定されるものではないが、例えば、熱成長される二酸化シリコン、及び二酸化シリコン、窒化シリコンのような堆積される誘電体、並びにこれらの又は他の材料の熱成長層及び堆積層の組合せ等がある。そして、図５（ｆ）に示すように、この構造体の表面を平坦化（planarize）する。
図５（ｆ）に示す構造体を製造する上述した処理工程のシーケンスにより、数多くの様々な半導体パワーデバイスにフローティングアイランドを有する電圧維持領域を作ることができる。上述のように、このような電力用半導体素子としては、ＤＭＯＳ、Ｖ溝ＤＭＯＳ、トレンチＤＭＯＳ、ＭＯＳＦＥＴ、ＩＧＢＴ、及びこの他のＭＯＳゲートデバイスが含まれる。例えば、図４は、本発明に基づいて形成されたフローティングアイランドによる電圧維持領域を有するＭＯＳＦＥＴの具体例を示している。なお、図５（ａ）〜図５（ｆ）では、ドーナツ状のフローティングアイランドの列を形成するために用いる単一のトレンチを示しているが、本発明では、単一又は複数のトレンチを用いて、様々な異なる形状を有するいかなる数のフローティングアイランドの列を形成してもよい。
図５（ｆ）に示すような電圧維持領域及びフローティングアイランドを形成した後、次のような工程によって、図４に示すようなＭＯＳＦＥＴが完成する。まず、アクティブ領域のマスクを形成した後、ゲート酸化層を成長させる。次に、多結晶シリコンを堆積させ、不純物をドープし、酸化させる。次に、ポリシリコン層をマスクし、ゲート領域を形成する。次に、従来と同様のマスキング工程、打込み工程及び拡散工程を用いて、深いｐ＋にドープされたボディ領域４０５ｂを形成する。深いｐ＋にドープされたボディ領域４０５ｂは、例えば、２０〜２００ＫｅＶで、ドーズ量を約１×１０１４〜５×１０１５／ｃｍ２として、ホウ素を打ち込む。同様の手法により、浅いボディ領域４０５ａも形成する。浅いボディ領域４０５ａには、２０〜１００ＫｅＶで、ドーズ量を約１×１０１３〜５×１０１４／ｃｍ２として、ホウ素を打ち込む。
次に、フォトレジストマスキングプロセスによって、ソース領域４０７を画定するパターンのマスク層を形成する。続いて、打込み及び拡散によって、ソース領域４０７を形成する。ソース領域４０７には、例えば、２０〜１００ＫｅＶで、代表的には２×１０１５〜１．２×１０１６／ｃｍ２の濃度でヒ素を打ち込む。打込みの後、ヒ素は、約０．５〜２．０μｍの深さに拡散する。ボディ領域４０５ａの深さは、代表的には約１〜３μｍとし、深いｐ＋にドープされたボディ領域４０５ｂは、（これを設ける場合は）これよりも若干深く形成する。最後に、従来の方法でマスク層を除去する。ＤＭＯＳトランジスタは、従来の方法で酸化層を形成及びパターン化し、コンタクト開口部（contact opening）を形成することにより完成する。更に、金属層を蒸着させ、マスキングして、ソース及びボディ領域と、ゲート電極とを画定する。マスクは、パッドコンタクトを画定するためにも使用する。そして、基板４０２の底面にドレインコンタクト層を形成する。
ここでは、パワーＭＯＳＦＥＴを製造するための特定の一連のプロセスについて説明したが、本発明の範囲内で他のプロセスを用いることもできる。例えば、深いｐ＋にドープされたボディ領域４０５ｂは、ゲート領域を画定する前に形成してもよい。更に、トレンチを形成する前に、深いｐ＋にドープされたボディ領域４０５ｂを形成してもよい。幾つかのＤＭＯＳ構造では、ｐ＋にドープされたボディ領域は、ｐ−にドープされたボディ領域よりも浅く形成してもよく、更に幾つかの具体例では、ｐ＋にドープされたボディ領域を設けなくてもよい。
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。特定の一実施例においては、本発明に基づく方法を用いて、各半導体領域の伝導性が上述の実施例とは逆の半導体パワーデバイスを製造することもできる。更に、本発明に基づく半導体パワーデバイスを製造するために必要な工程を縦型ＤＭＯＳトランジスタを例に説明したが、ここに開示した手法を用いて、例えばダイオード、バイポーラトランジスタ、パワーＪＦＥＴ、ＩＧＢＴ、ＭＣＴ及びこの他のＭＯＳゲートパワーデバイスを始めとするこの他のＤＭＯＳ ＦＥＴ及びこの他の半導体パワーデバイスを製造することもできる。
従来のパワーＭＯＳＦＥＴ構造の断面図である。 従来のパワーＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示すグラフ図である。 図１に示す構造に比べて、同じ電圧で、より低い単位面積当たりのオン抵抗で動作するよう設計された、ボディ領域の下方に設けられたフローティングアイランドを有する電圧維持領域を含むＭＯＳＦＥＴ構造を示す図である。 ボディ領域の下方及びボディ領域間に設けられたフローティングアイランドを有する電圧維持領域を備えるＭＯＳＦＥＴの断面図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。

Claims (35)

  1. Ａ．第１の伝導型の基板を準備する工程と、
    Ｂ．
    １．上記基板上に、第１の伝導型を有するエピタキシャル層を成長させる工程と、
    ２．上記エピタキシャル層内に少なくとも１つのトレンチを形成する工程と、
    ３．上記トレンチの壁に沿ってバリア材を堆積させる工程と、
    ４．上記バリア材を介して、上記エピタキシャル層の上記トレンチの底部に隣接する下方の部分に、第２の伝導型の不純物を打ち込む工程と、
    ５．上記不純物を拡散させて、上記エピタキシャル層内に第１のドープ層を形成する工程と、
    ６．上記トレンチの少なくとも底部から上記バリア材を取り除く工程と、
    ７．上記第１のドープ層を貫通して、上記トレンチをエッチングする工程と、
    ８．上記トレンチ内に、当該半導体パワーデバイスの特性に悪い影響を与えない誘電体材料を堆積させて、該トレンチを埋め込む工程と
    によって、上記基板上のエピタキシャル層内に電圧維持領域を形成する工程と、
    Ｃ．上記電圧維持領域上に、第２の伝導型のボディ領域を少なくとも１つ形成し、該ボディ領域と該電圧維持領域との間に接合を画定する工程とを有し、
    上記ボディ領域は、深いボディ領域を有することを特徴とする半導体パワーデバイスの製造方法。
  2. 上記トレンチをより深くエッチングし、上記工程（Ｂ．３）〜（Ｂ．６）を繰り返して、上記第１のドープ層の垂直方向に下方の位置に、第２のドープ層を形成する工程と、
    上記第２のドープ層を貫通して、上記トレンチをエッチングする工程とを更に有する請求項１記載の半導体パワーデバイスの製造方法。
  3. 上記工程Ｃは、
    上記接合上に、酸化層及びポリシリコン層を有するゲート導電層を形成する工程と、
    上記エピタキシャル層内の上記電圧維持領域上に、上記第２の伝導型を有する第１及び第２のボディ領域を形成し、該第１及び第２のボディ領域間にドリフト領域を画定する工程と、
    上記第１及び第２のボディ領域内に、上記第１の伝導型の第１及び第２のソース領域をそれぞれ形成する工程とを更に有し、
    上記第１及び第２のボディ領域は、それぞれ深いボディ領域を有することを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  4. 上記バリア材は、酸化物材料であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  5. 上記酸化物材料は、二酸化シリコンであることを特徴とする請求項４記載の半導体パワーデバイスの製造方法。
  6. 上記エピタキシャル層は、所定の厚さを有し、
    Ｄ．ｘを上記電圧維持領域に形成するドープ層の所定数に対応する２以上の整数として、上記トレンチを、上記所定の厚さの１／（ｘ＋１）に等しい距離分エッチングする工程と、
    Ｅ．上記工程（Ｂ．３）〜（Ｂ．６）を繰り返して、上記第１のドープ層の垂直方向に下方に更なるドープ層を形成する工程と、
    Ｆ．上記所定数のドープ層が形成されるまで、上記工程Ｄ〜Ｅを繰り返し行う工程と、
    Ｇ．上記ドープ層のｘ番目の層を貫通して、上記トレンチをエッチングする工程とを更に有する請求項１記載の半導体パワーデバイスの製造方法。
  7. 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  8. 上記誘電体材料は、窒化シリコンであることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  9. 上記不純物は、ホウ素であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  10. 上記トレンチは、少なくとも１つのトレンチを画定するマスク層を設け、該マスク層を介して、当該トレンチをエッチングすることによって形成されることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  11. 上記第１及び第２のボディ領域は、上記エピタキシャル層内に不純物を打ち込み、拡散させることによって形成されることを特徴とする請求項３記載の半導体パワーデバイスの製造方法。
  12. 上記半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体、Ｖ溝二重拡散金属酸化膜半導体、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ及びバイポーラトランジスタからなるグループから選択されることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
  13. 請求項１記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
  14. 請求項６記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
  15. 請求項１２記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
  16. 第１の伝導型の基板と、
    上記基板上に成長された第１の伝導型を有するエピタキシャル層内に形成された電圧維持領域と、
    上記電圧維持領域上に形成され、第２の伝導性を有し、該電圧維持領域との間に接合を画定する少なくとも１つのボディ領域とを備え、
    上記電圧維持領域は、
    上記エピタキシャル層内に形成された少なくとも１つのトレンチと、
    上記エピタキシャル層内の上記トレンチの側壁に隣接する部分に設けられた、第２の伝導型の不純物がドープされた少なくとも１つのドープ層と、
    上記トレンチに埋め込まれた当該半導体パワーデバイスの特定に悪い影響を与えない誘電体材料とを有し、
    上記ボディ領域は、深いボディ領域を有し、
    上記ドープ層は、垂直方向に分離されて形成されたフローティング領域であることを特徴とする半導体パワーデバイス。
  17. 上記少なくとも１つのドープ層は、互いに垂直方向の列として配置された複数のドープ層であることを特徴とする請求項１６記載の半導体パワーデバイス。
  18. 上記少なくとも１つのボディ領域は、
    酸化層及びポリシリコン層を有し、上記接合上に形成されたゲート導電層と、
    上記エピタキシャル層内の上記電圧維持領域上に形成され、上記第２の伝導型を有し、ドリフト領域を画定する第１及び第２のボディ領域と、
    上記第１及び第２のボディ領域内にそれぞれ形成された上記第１の伝導型の第１及び第２のソース領域とを更に有し、
    上記第１及び第２のボディ領域は、それぞれ深いボディ領域を有することを特徴とする請求項１６記載の半導体パワーデバイス。
  19. 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項１６記載の半導体パワーデバイス。
  20. 上記誘電体材料は、窒化シリコンであることを特徴とする請求項１６記載の半導体パワーデバイス。
  21. 上記不純物は、ホウ素であることを特徴とする請求項１６記載の半導体パワーデバイス。
  22. 上記トレンチは、円形の断面を有することを特徴とする請求項１６記載の半導体パワーデバイス。
  23. 上記少なくとも１つのドープ層は、ドーナツ状の形状を有することを特徴とする請求項２２記載の半導体パワーデバイス。
  24. 上記複数のドープ層のうちの少なくとも１つのドープ層は、ドーナツ状の形状を有することを特徴とする請求項１７記載の半導体パワーデバイス。
  25. 上記トレンチは、正方形、長方形、八角形及び六角形からなるグループから選択される断面形状を有していることを特徴とする請求項１６記載の半導体パワーデバイス。
  26. Ａ．第１の伝導型の基板を準備する工程と、
    Ｂ．
    １．上記基板上に、第１の伝導型を有するエピタキシャル層を成長させる工程と、
    ２．上記エピタキシャル層内に少なくとも１つのトレンチを形成する工程と、
    ３．上記トレンチの壁に沿ってバリア材を堆積させる工程と、
    ４．上記バリア材を介して、上記エピタキシャル層の上記トレンチの底部に隣接する下方の部分に、第２の伝導型の不純物を打ち込む工程と、
    ５．上記不純物を拡散させて、上記エピタキシャル層内に第１のドープ層を形成する工程と、
    ６．上記トレンチの少なくとも底部から上記バリア材を取り除く工程と、
    ７．上記トレンチ内に、当該半導体パワーデバイスの特性に悪い影響を与えない誘電体材料を堆積させて、該トレンチを埋め込む工程と
    によって、上記基板上のエピタキシャル層内に電圧維持領域を形成する工程と、
    Ｃ．上記電圧維持領域上に、第２の伝導型のボディ領域を少なくとも１つ形成し、該ボディ領域と該電圧維持領域との間に接合を画定する工程とを有し、
    上記ボディ領域は、深いボディ領域を有することを特徴とする半導体パワーデバイスの製造方法。
  27. 上記第１のドープ層を貫通して、上記トレンチをエッチングする工程を更に有する請求項２６記載の半導体パワーデバイスの製造方法。
  28. 上記トレンチをより深くエッチングし、上記工程（Ｂ．３）〜（Ｂ．６）を繰り返して、上記第１のドープ層の垂直方向に下方の位置に、第２のドープ層を形成する工程と、
    上記第２のドープ層を貫通して、上記トレンチをエッチングする工程とを更に有する請求項２７記載の半導体パワーデバイスの製造方法。
  29. 上記工程Ｃは、
    上記接合上に、酸化層及びポリシリコン層を有するゲート導電層を形成する工程と、
    上記エピタキシャル層内の上記電圧維持領域上に、第２の伝導型を有する第１及び第２のボディ領域を形成し、該第１及び第２のボディ領域間にドリフト領域を画定する工程と、
    上記第１及び第２のボディ領域内に、第１の伝導型の第１及び第２のソース領域をそれぞれ形成する工程とを更に有し、
    上記第１及び第２のボディ領域は、それぞれ深いボディ領域を有することを特徴とする請求項２６記載の半導体パワーデバイスの製造方法。
  30. 上記バリア材は、酸化物材料であることを特徴とする請求項２６記載の半導体パワーデバイスの製造方法。
  31. 上記酸化物材料は、二酸化シリコンであることを特徴とする請求項３０記載の半導体パワーデバイスの製造方法。
  32. 上記エピタキシャル層は、所定の厚さを有し、
    Ｄ．ｘを上記電圧維持領域に形成するドープ層の所定数に対応する２以上の整数として、上記トレンチを、上記所定の厚さの１／（ｘ＋１）に等しい距離分エッチングする工程と、
    Ｅ．上記工程（Ｂ．３）〜（Ｂ．６）を繰り返して、上記第１のドープ層の垂直方向に下方に更なるドープ層を形成する工程と、
    Ｆ．上記所定数のドープ層が形成されるまで、上記工程Ｄ〜Ｅを繰り返し行う工程と、
    Ｇ．上記ドープ層のｘ番目の層を貫通して、上記トレンチをエッチングする工程とを更に有する請求項２７記載の半導体パワーデバイスの製造方法。
  33. 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項２６記載の半導体パワーデバイスの製造方法。
  34. 上記誘電体材料は、窒化シリコンであることを特徴とする請求項２６記載の半導体パワーデバイスの製造方法。
  35. 上記不純物は、ホウ素であることを特徴とする請求項２７記載の半導体パワーデバイスの製造方法。
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