CN102468177A - P型dmos器件及其制造方法 - Google Patents
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Abstract
本发明实施例公开了一种P型DMOS器件及其制造方法，所述方法包括：提供基底，所述基底包括本体层和外延层；在所述外延层上形成厚度为
的掩蔽层；以所述掩蔽层为注入阻挡层在所述外延层内进行离子注入。所述P型DMOS器件包括：基底，所述基底包括本体层和外延层；其中，所述外延层包括由位于所述外延层上的厚度为
的掩蔽层阻挡进行离子注入工艺而形成的离子注入层。本发明所提供的P型DMOS器件制造方法，能够在使用较小电阻率衬底的情况下，解决衬底背面自掺杂问题，因此，可以减小产品面积，降低产品成本，增加竞争力。
Description
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及一种P型DMOS器件及其制造方法。
背景技术
DMOS器件按JFET注入离子的不同可分为N型DMOS和P型DMOS，N型DMOS一般在外延层内注入砷As或锑Sb，P型DMOS一般注入硼B。参见图1，图中示出了在DMOS器件的2个阱之间的外延层内形成的寄生场效应管JFET。JFET注入一般在外延层表面内注入与外延层掺杂元素相同的离子，随后采用推进工艺，将注入的离子驱入外延层内一定的深度。所述JFET注入对于DMOS器件的导通电阻与击穿电压都有很大影响。
相对N型DMOS器件而言，在制造P型DMOS器件时，极易在衬底背面出现杂质析出的现象，进而在衬底背面形成自掺杂，最终导致器件击穿电压不稳定。
为解决衬底背面自掺杂影响，在制造P型DMOS器件时，一般选用电阻率较高的衬底，但是，这样会增加产品单位面积的导通电阻，从而增加产品面积，导致产品成本增加，竞争力下降。
发明内容
有鉴于此，本发明提供一种P型DMOS器件制造方法，该方法能够在不使用高电阻率衬底的情况下解决衬底背面自掺杂问题。
为实现上述目的，本发明提供如下技术方案：
一种P型DMOS器件制造方法，所述方法包括：
提供基底，所述基底包括本体层和外延层；
在所述外延层上形成厚度为
的掩蔽层；
以所述掩蔽层为注入阻挡层在所述外延层内进行离子注入。
优选的，所述掩蔽层的厚度为
优选的，所述本体层为电阻率小于0.003ohm·cm的P型硅衬底。
优选的，所述掩蔽层采用热氧化工艺形成。
优选的，所述掩蔽层为二氧化硅。
优选的，离子注入工艺中注入的离子为硼。
优选的，所述厚度为
的掩蔽层阻挡注入的离子在所述外延层内的扩散，进而防止退火处理后衬底背面自掺杂。
本发明还提供了一种P型DMOS器件，所述器件包括：
基底，所述基底包括本体层和外延层；其中，
所述外延层包括由位于所述外延层上的厚度为
的掩蔽层阻挡进行离子注入工艺而形成的离子注入层。
优选的，所述器件中的掩蔽层的厚度为
优选的，所述器件中的本体层为电阻率小于0.003ohm·cm的P型硅衬底。
从上述技术方案可以看出，本发明所提供的方法，在离子注入之前首先在外延层上形成厚度为
的掩蔽层，然后以所述掩蔽层为注入阻挡层在所述外延层内进行离子注入。所述厚度为
的掩蔽层，能够有效阻挡注入的离子在所述外延层内的扩散，进而防止了衬底背面自掺杂的问题，使得制成的P型DMOS器件具有稳定的击穿电压。且本发明所提供的方法适用于电阻率较低的衬底，因此，可以减小产品单位面积的导通电阻，进而减小产品面积，降低产品成本，增加竞争力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例所提供的一种P型DMOS器件结构示意图；
图2为本发明实施例所提供的一种P型DMOS器件制造方法流程图；
图3为本发明实施例所提供的两种不同工艺条件下制得的P型DMOS器件的电性测试对比示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，在制造P型DMOS器件时，极易在衬底背面出现自掺杂现象，进而影响器件的击穿电压。选用电阻率较高的衬底虽然能解决衬底背面自掺杂问题，但会使得产品成本增加，竞争力下降。
发明人研究发现，产生上述问题的本质原因在于：P型DMOS器件中以掺硼B为主，N型DMOS器件中一般掺入砷As或锑Sb，而硼B在外延层中的扩散系数远大于砷As或锑Sb，因此，硼B在外延层中的扩散速率较快。对于高压工艺条件下，由于温度较高的原因使得N型DMOS器件和P型DMOS器件均有可能出现衬底背面自掺杂的现象；而对于中低压工艺条件下，温度相对降低，N型DMOS器件不再出现衬底背面自掺杂的问题，而由于硼B的扩散速率较快的原因，使得P型DMOS器件中仍然会出现上述问题，进而影响P型DMOS器件的击穿电压。
基于此，本发明提供一种P型DMOS器件制造方法，所述方法包括：提供基底，所述基底包括本体层和外延层；在所述外延层上形成厚度为
的掩蔽层；以所述掩蔽层为注入阻挡层在所述外延层内进行离子注入。
下面结合附图详细说明本发明所提供的P型DMOS器件制造方法。
参考图2，本发明所提供的方法包括如下步骤：
步骤S1：提供基底，所述基底包括本体层和外延层。
本发明实施例中所述基底包括本体层(即衬底)和外延层，所述本体层为P型硅衬底，所述外延层为在P型硅衬底上生长的具有轻掺杂的硅，其晶格结构和本体层完全相同，只是纯度更高、晶格缺陷更少。在其他实施例中，所述本体层还可以为锗、磷化铟或砷化镓等其他半导体材料。在半导体器件制造过程中，光刻、刻蚀或离子注入等工艺一般均在所述外延层上或外延层内进行。所述“外延层上”是指由外延层表面向上的区域，该区域不属于外延层(或基底)本身；所述“外延层内”是指由外延层表面向下延伸的一定深度的区域，该区域属于外延层(或基底)的一部分。
本实施例中所提供的本体层为电阻率小于0.003ohm·cm的P型硅衬底，因为本发明旨在采用低电阻率衬底的情况下提高P型DMOS器件击穿电压的稳定性。
步骤S2：在所述外延层上形成厚度为
的掩蔽层。
现有的DMOS器件制造过程中，在进行JFET注入之前可以在所述外延层上形成掩蔽层，所述掩蔽层的作用是：减小外延层表面的注入损伤，因此，所述掩蔽层的厚度一般较薄，大约为
左右。较薄的掩蔽层在起到保护外延层表面不受损伤的前提下，还能提高生产效率，这是因为，掩蔽层如果太厚，必然使得形成掩蔽层的时间增加，进而影响产品的生产效率。很多DMOS器件制造工艺中，考虑到注入离子对所述外延层表面损伤不敏感，且为了提高生产效率，在JFET注入之前不形成掩蔽层，即所述JFET注入直接在外延层表面进行。对于制造P型DMOS器件时易在衬底背面出现杂质析出的现象，本领域技术人员往往认为，仅通过采用电阻率较大的衬底即可解决上述问题，而制造过程中各种膜层的厚度对于解决衬底背面杂质析出的问题并无贡献。
为克服上述技术偏见，本发明在进行JFET注入之前不但在所述外延层上形成掩蔽层，而且形成的掩蔽层的厚度较一般的掩蔽层的厚度要高好几倍。本发明实施例中采用热氧化工艺在所述外延层上形成厚度为
的掩蔽层。本实施例中所述掩蔽层为二氧化硅，且本实施例中通过控制热氧化工艺的时间使得所述掩蔽层的厚度为
步骤S3：以所述掩蔽层为注入阻挡层在所述外延层内进行离子注入。
本实施例中在
厚度的掩蔽层上旋涂光刻胶，接着利用相应的掩膜版对所述光刻胶进行曝光，曝光之后显影，形成具有注入区图案的光刻胶层，然后以所述具有注入区图案的光刻胶层为掩膜，并以所述
厚度的掩蔽层为注入阻挡层在所述外延层内进行离子注入。本实施例中注入的离子为硼B离子。
离子注入之后对所述外延层进行退火处理(或称推进工艺)，退火处理一方面用来恢复注入离子时对基底晶格造成的破坏，另一方面激活注入的离子，使得所述离子驱入外延层内一定的深度。
本发明所提供的P型DMOS器件制造方法，还包括：去除所述掩蔽层。
退火处理完成后，JFET注入完成。之后，清洗所述基底，即去除所述具有注入区图案的光刻胶层，去除所述掩蔽层，接着进行后续步骤。
待整个工艺流程完成后，对制造出来的P型DMOS器件进行测试。本实施例中对两种不同工艺条件下形成的P型DMOS器件进行了电性测试，所述两种不同工艺条件为：一种为JFET注入之前没有形成掩蔽层，即直接在所述外延层内进行离子注入；另一种为在JFET注入之前在所述外延层上形成了厚度为
的掩蔽层，然后以所述
的掩蔽层为注入阻挡层在所述外延层内进行离子注入。JFET注入之后的步骤均相同。
参考图3，图中曲线7和曲线9示出了两种不同工艺条件下制得的P型DMOS器件的电学性能，图中横轴表示测试点的个数，纵轴表示测试点对应的击穿电压。由方块形成的曲线9对应在
掩蔽层的工艺条件下制得的P型DMOS器件，由菱形形成的曲线7对应在没有掩蔽层的工艺条件下制得的P型DMOS器件。由图上可以看出，当在没有掩蔽层的条件下直接在外延层上进行JFET注入，进而形成的P型DMOS器件，其击穿电压很不稳定，电压范围可从103V延伸至115V；而对于在JFET注入之前形成
厚的掩蔽层，进而形成的P型DMOS器件，其击穿电压相对稳定，电压范围在113V～117V之间。因此，在进行JFET注入之前形成较厚的掩蔽层(相对现有技术中较薄的掩蔽层)，有助于提高P型DMOS器件击穿电压的稳定性。且需要注意的是，本发明实施例在不使用高电阻率衬底的情况下就解决了衬底背面自掺杂的问题，即，一方面使用较低电阻率的衬底，以减小产品单位面积的导通电阻，进而减小产品面积，降低产品成本，增加竞争力；另一方面提高了P型DMOS器件击穿电压的稳定性。
从上述实施例可以看出，本发明所提供的方法，JFET注入之前在所述外延层上形成厚度为
的掩蔽层，如此厚的掩蔽层不但能够起到减小外延层表面的注入损失，更重要的是能够阻挡注入的离子在所述外延层内快速扩散，从而解决了P型DMOS器件衬底背面自掺杂的问题。且本发明所提供的方法适用于电阻率较低的衬底，因此，可以减小产品单位面积的导通电阻，进而减小产品面积，降低产品成本，增加竞争力。
本发明还提供了一种P型DMOS器件，所述器件具体包括：
基底，所述基底包括本体层和外延层；其中，
所述外延层包括由位于所述外延层上的厚度为
的掩蔽层阻挡进行离子注入工艺而形成的离子注入层。
本实施例所提供的P型DMOS器件的本体层为电阻率小于0.003ohm·cm的P型硅衬底，且所述掩蔽层的厚度为
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种P型DMOS器件制造方法，其特征在于，包括：
提供基底，所述基底包括本体层和外延层；
在所述外延层上形成厚度为
的掩蔽层；
以所述掩蔽层为注入阻挡层在所述外延层内进行离子注入。
2.根据权利要求1所述的方法，其特征在于，所述掩蔽层的厚度为
3.根据权利要求1所述的方法，其特征在于，所述本体层为电阻率小于0.003ohm·cm的P型硅衬底。
4.根据权利要求1所述的方法，其特征在于，所述掩蔽层采用热氧化工艺形成。
5.根据权利要求3所述的方法，其特征在于，所述掩蔽层为二氧化硅。
6.根据权利要求3所述的方法，其特征在于，离子注入工艺中注入的离子为硼。
7.根据权利要求1～6任一项所述的方法，其特征在于，所述厚度为
的掩蔽层阻挡注入的离子在所述外延层内的扩散，进而防止退火处理后衬底背面自掺杂。
8.一种P型DMOS器件，其特征在于，包括：
基底，所述基底包括本体层和外延层；其中，所述外延层包括由位于所述外延层上的厚度为
的掩蔽层阻挡进行离子注入工艺而形成的离子注入层。
9.根据权利要求8所述的P型DMOS器件，其特征在于，所述掩蔽层的厚度为
10.根据权利要求8或9所述的P型DMOS器件，其特征在于，所述本体层为电阻率小于0.003ohm·cm的P型硅衬底。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120523 |