CN108010881B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置的制造方法，涉及半导体技术领域。所述方法包括：提供衬底结构，所述衬底结构包括PMOS区域和NMOS区域，所述PMOS区域包括第一半导体区、在所述第一半导体区之上的第一栅极结构、以及在所述第一栅极结构两侧的第一源区和第一漏区；所述NMOS区域包括第二半导体区和在所述第二半导体区之上的第二栅极结构；向所述第一源区和所述第一漏区引入p型杂质；执行第一退火工艺；在所述第二栅极结构两侧形成第二源区和第二漏区，并向所述第二源区和所述第二漏区引入n型杂质；执行第二退火工艺。本发明能够兼顾PMOS器件和NMOS器件的热预算的需求，既能使得p型杂质更好地掺入PMOS器件的源区和漏区中，又不会影响NMOS器件的性能。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体装置的制造方法。
背景技术
随着器件关键尺寸的逐渐缩小，器件的性能的提升变得越来越困难。为了进一步提高P沟道金属氧化物半导体(Positive Channel Metal Oxide Semiconductor，PMOS)器件的载流子的迁移率，可以提高源区和漏区外延的SiGe中的Ge的含量。
然而，本公开的发明人发现，SiGe中的Ge的含量的提高会使得p型杂质(例如硼等)很难被掺入SiGe中。这是因为一方面占据Si晶格位置的Ge比较多，减小了杂质占据晶格位置的几率；另一方面，位于Si晶格间隙位置的Ge也比较多，这会影响p型杂质的扩散。因此，PMOS器件需要更高的热预算(thermal budget)以使得p型杂质可以更容易被掺入SiGe中。
但是，更高的热预算会使得N沟道金属氧化物半导体(Negative Channel MetalOxide Semiconductor，NMOS)器件的源区和漏区掺入的杂质(例如磷)的扩散更严重，这会加剧短沟道效应，从而降低NMOS器件的性能。因此，NMOS器件需要较低的热预算。
因此，有必要提出一种技术方案，能够兼顾PMOS器件和NMOS器件的热预算的需求。
发明内容
本公开的一个实施例的目的在于提出一种半导体装置的制造方法，能够兼顾PMOS器件和NMOS器件的热预算的需求。
根据本公开的一个实施例，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括PMOS区域和NMOS区域，所述PMOS区域包括第一半导体区、在所述第一半导体区之上的第一栅极结构、以及在所述第一栅极结构两侧的第一源区和第一漏区；所述NMOS区域包括第二半导体区和在所述第二半导体区之上的第二栅极结构；向所述第一源区和所述第一漏区引入p型杂质；执行第一退火工艺；在所述第二栅极结构两侧形成第二源区和第二漏区，并向所述第二源区和所述第二漏区引入n型杂质；执行第二退火工艺。
在一个实施例中，所述第一退火包括尖峰退火；所述第二退火包括激光退火或闪光退火。
在一个实施例中，在900-1050℃的范围内执行第一退火工艺。
在一个实施例中，在950-1350℃的范围内执行第二退火工艺，退火时间为400-800μs。
在一个实施例中，所述PMOS区域还包括在所述第一半导体区上的第一鳍片，所述第一栅极结构横跨在所述第一鳍片上；所述NMOS区域还包括在所述第二半导体区上的第二鳍片，所述第二栅极结构横跨在所述第二鳍片上。
在一个实施例中，通过如下步骤形成所述第一源区和所述第一漏区：对所述第一鳍片未被第一栅极结构覆盖的部分进行刻蚀以形成凹陷；在形成的凹陷中外延生长第一半导体材料以形成第一源区和第一漏区。
在一个实施例中，所述第一半导体材料包括SiGe。
在一个实施例中，所述在所述第二栅极结构两侧形成第二源区和第二漏区，并向所述第二源区和所述第二漏区引入n型杂质包括：对所述第二鳍片未被第二栅极结构覆盖的部分进行刻蚀以形成凹陷；在形成的凹陷中外延生长第二半导体材料以形成第二源区和第二漏区；其中，在外延生长第二半导体材料的过程中原位掺杂n型杂质。
在一个实施例中，所述在所述第二栅极结构两侧形成第二源区和第二漏区，并向所述第二源区和所述第二漏区引入n型杂质包括：对所述第二鳍片未被第二栅极结构覆盖的部分进行刻蚀以形成凹陷；在形成的凹陷中外延生长第二半导体材料以形成第二源区和第二漏区；执行离子注入以向所述第二源区和所述第二漏区引入n型杂质。
在一个实施例中，所述第二半导体材料包括Si或SiC。
在一个实施例中，在执行第二退火工艺之前，还包括：在所述PMOS区域、所述NMOS区域、以及所述第二源区和所述第二漏区的表面沉积硅的氧化物层。
本公开提供的半导体装置的制造方法可以兼顾PMOS器件和NMOS器件的热预算的需求，在向PMOS区域的第一源区和第一漏区引入p型杂质后执行第一退火工艺，在向NMOS区域的第二源区和第二漏区引入n型杂质后执行第二退火工艺。与现有技术中在向PMOS区域的源区和漏区引入p型杂质以及向NMOS区域的源区和漏区引入n型杂质后统一进行退火工艺相比，一方面，p型杂质经历了两次退火工艺，更多的热预算可以使得p型杂质更好地扩散到第一源区和第一漏区；另一方面，n型杂质仅经历了第二退火工艺，减小了n型杂质的扩散，减轻了短沟道效应，提升了NMOS器件的性能。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1是根据本公开一个实施例的半导体装置的制造方法的简化流程图；
图2-图4示出了根据本公开的一些实施例的半导体装置的制造方法的各个阶段的示意截面图。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1是根据本公开一个实施例的半导体装置的制造方法的简化流程图。如图1所示，该方法包括如下步骤：
步骤102，提供衬底结构。该衬底结构包括PMOS区域和NMOS区域。PMOS区域可以包括第一半导体区、在第一半导体区之上的第一栅极结构、以及在第一栅极结构两侧的第一源区和第一漏区。这里，第一源区和第一漏区例如可以是通过外延SiGe形成的抬升的第一源区和第一漏区。NMOS区域可以包括第二半导体区和在第二半导体区之上的第二栅极结构。衬底结构中还可以包括在第一栅极结构和第二栅极结构下的漏极轻掺杂(LDD)区。
步骤104，向衬底结构的第一源区和第一漏区引入p型杂质。例如，可以通过离子注入的方式对第一源区和第一漏区进行p+掺杂。
步骤106，执行第一退火工艺。
步骤108，在第二栅极结构两侧形成第二源区和第二漏区，并向第二源区和第二漏区引入n型杂质。第二源区和第二漏区例如可以是通过外延Si或SiC形成的抬升的第二源区和第二漏区。例如，可以通过离子注入的方式对第二源区和第二漏区进行n+掺杂。
步骤110，执行第二退火工艺。
本实施例的方法可以兼顾PMOS器件和NMOS器件的热预算的需求，在向PMOS区域的第一源区和第一漏区引入p型杂质后执行第一退火工艺，在向NMOS区域的第二源区和第二漏区引入n型杂质后执行第二退火工艺。与现有技术中在向PMOS区域的源区和漏区引入p型杂质以及向NMOS区域的源区和漏区引入n型杂质后统一进行退火工艺相比，一方面，p型杂质经历了两次退火工艺，更多的热预算可以使得p型杂质更好地扩散到第一源区和第一漏区；另一方面，n型杂质仅经历了第二退火工艺，减小了n型杂质的扩散，减轻了短沟道效应，提升了NMOS器件的性能。
本公开提供的半导体装置的制造方法不仅适于平面器件，也适于鳍式场效应晶体管(Finfet)器件。
图2-图4示出了根据本公开的一些实施例的半导体装置的制造方法的各个阶段的示意截面图。下面结合图2-图4对本公开的半导体装置的制造方法进行详细说明。
首先，如图2所示，提供衬底结构。衬底结构包括PMOS区域和NMOS区域。PMOS区域包括第一半导体区201(例如为n型硅)、在第一半导体区之上的第一栅极结构202、以及在第一栅极结构202两侧的第一源区203和第一漏区204。NMOS区域包括第二半导体区205(例如为p型硅)和在第二半导体区205之上的第二栅极结构206。PMOS区域和NMOS区域可以通过隔离结构210例如浅沟槽隔离(STI)结构隔离开。
这里，第一栅极结构202可以包括第一栅极电介质层212(例如硅的氧化物)、在第一栅极电介质层212上的第一栅极222(例如多晶硅)、在第一栅极222上的第一硬掩模层232(例如硅的氮化物)、以及在第一栅极电介质层212、第一栅极222、以及第一硬掩模层232的侧壁上的第一间隔物242(例如硅的氮化物或氧化物)。第二栅极结构206可以包括第二栅极电介质层216(例如硅的氧化物)、在第二栅极电介质层216上的第二栅极226(例如多晶硅)、在第二栅极226上的第二硬掩模层236(例如硅的氮化物)。应理解，第一栅极结构202和第二栅极结构206并不限于上面给出的示例性结构，例如，第一栅极结构202和第二栅极结构206可以省略上述结构中的某些层，例如可以省略第一硬掩模层232或第二硬掩模层236，或者也可以额外地包括其他层，例如可以包括位于第一栅极222和第一硬掩模层232之间的缓存层(未示出)。
在一个实施例中，如图2所示，PMOS区域还可以包括在第一半导体区201上的第一鳍片208，第一栅极结构202可以横跨在第一鳍片208上；NMOS区域还可以包括在第二半导体区205上的第二鳍片209，第二栅极结构206可以横跨在第二鳍片209上。第一鳍片208和第二鳍片可以均是半导体鳍片。这里，第一鳍片208的材料和第一半导体区的材料可以相同，也可以不同。类似的，第二鳍片209的材料和第二半导体区的材料可以相同，也可以不同。
注意，在本文中，术语“横跨”，例如第一栅极结构横跨在第一鳍片上，是指在第一鳍片的一部分的上表面和侧面均形成有第一栅极结构，并且该第一栅极结构还形成在第一半导体区的部分表面上。
在一个实现方式中，可以通过如下步骤形成第一源区和第一漏区：在NMOS区域上形成掩模层207，对第一鳍片208未被第一栅极结构202覆盖的部分进行刻蚀以形成凹陷。然后，在形成的凹陷中外延生长第一半导体材料以形成第一源区203和第一漏区204。优选地，第一半导体材料可以包括SiGe。在一些实施例中，第一鳍片208的端部可以具有伪栅(未示出)，在对第一鳍片208未被第一栅极结构202覆盖的部分进行刻蚀时可以刻蚀第一鳍片208的位于伪栅与第一栅极结构202之间的部分(如图2所示)。伪栅的存在可以改善后续第一源区203和第一漏区204的外延形貌，从而可以更好地向沟道引入压应力。需要指出的是，第一鳍片208的端部的表面虽然被示出为具有掩模层207，但这仅仅是示例性的，并不用于限制本公开的范围。例如，在另一些实施例中，第一鳍片208位于第一栅极结构202两侧的部分的上部可以完全被去除以形成凹陷，然后可以在凹陷中外延第一半导体材料以形成第一源区203和第一漏区204。
接下来，如图3所示，向第一源区203和第一漏区204引入p型杂质。例如，可以在NMOS区域上形成阻挡层301(例如光刻胶)，然后通过离子注入的方式对第一源区203和第一漏区204进行p+掺杂。这里，向第一源区203和第一漏区204引入的p型杂质例如可以是硼等。引入p型杂质后可以去除阻挡层301。
之后，执行第一退火工艺。第一退火工艺的主要作用是使得掺入的p型杂质扩散，以确保p型杂质可以被掺入第一源区203和第一漏区204。在一个实施例中，第一退火可以包括尖峰退火。在一个实施例中，可以在900-1050℃的范围内执行第一退火工艺。例如，可以在约950℃、1020℃、1040℃等温度下进行第一退火工艺。
之后，如图4所示，在第二栅极结构206两侧形成第二源区401和第二漏区402，并向第二源区401和第二漏区402引入n型杂质。
在一个实现方式中，可以在PMOS区域上形成掩模层403，对第二鳍片209未被第二栅极结构206覆盖的部分进行刻蚀以形成凹陷。然后，在形成的凹陷中外延生长第二半导体材料(例如Si或SiC)以形成第二源区401和第二漏区402，这里，可以在外延生长第二半导体材料的过程中原位掺杂n型杂质，例如磷。
在另一个实现方式中，可以在PMOS区域上形成掩模层403，对第二鳍片209未被第二栅极结构206覆盖的部分进行刻蚀以形成凹陷。然后在形成的凹陷中外延生长第二半导体材料(例如Si或SiC)以形成第二源区401和第二漏区402。之后，执行离子注入以向第二源区401和第二漏区402引入n型杂质。例如，可以对第二源区401和第二漏区402进行n+掺杂。
之后，执行第二退火工艺。第二退火工艺的主要作用是激活p型杂质和n型杂质。在一个实施例中，第二退火可以包括激光退火(Laser anneal)或闪光退火(flash anneal)。在一个实施例中，可以在950-1350℃的范围内(例如1000℃、1100℃、1200℃等)执行第二退火工艺，退火时间可以为约400-800μs。在其他的实施例中，在执行第二退火工艺之前，可以在图4所示的结构的表面，也即PMOS区域、NMOS区域、以及第二源区401和第二漏区402的表面沉积硅的氧化物层。硅的氧化物层可以防止第二源区401和第二漏区402中掺入的杂质扩散出去。
之后，可以进行中端工艺线(MEOL)和后端工艺线(BEOL)，由于这部分内容并非本公开的重点，在此不再做详细介绍。
至此，已经详细描述了根据本公开实施例的半导体装置的制造方法。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括PMOS区域和NMOS区域，所述PMOS区域包括第一半导体区、在所述第一半导体区之上的第一栅极结构、以及在所述第一栅极结构两侧通过外延包括SiGe的第一半导体材料形成的第一源区和第一漏区；所述NMOS区域包括第二半导体区和在所述第二半导体区之上的第二栅极结构；
向所述第一源区和所述第一漏区引入p型杂质；
在引入p型杂质后，执行第一退火工艺，以使得p型杂质扩散；
在执行第一退火工艺后，在所述第二栅极结构两侧形成第二源区和第二漏区，并向所述第二源区和所述第二漏区引入n型杂质；
在引入n型杂质后，执行第二退火工艺，以使得p型杂质和n型杂质扩散。
2.根据权利要求1所述的方法，其特征在于，
所述第一退火包括尖峰退火；
所述第二退火包括激光退火或闪光退火。
3.根据权利要求1或2所述的方法，其特征在于，
在900-1050℃的范围内执行第一退火工艺。
4.根据权利要求1或2所述的方法，其特征在于，
在950-1350℃的范围内执行第二退火工艺，退火时间为400-800μs。
5.根据权利要求1所述的方法，其特征在于，
所述PMOS区域还包括在所述第一半导体区上的第一鳍片，所述第一栅极结构横跨在所述第一鳍片上；
所述NMOS区域还包括在所述第二半导体区上的第二鳍片，所述第二栅极结构横跨在所述第二鳍片上。
6.根据权利要求5所述的方法，其特征在于，通过如下步骤形成所述第一源区和所述第一漏区：
对所述第一鳍片未被第一栅极结构覆盖的部分进行刻蚀以形成凹陷；
在形成的凹陷中外延生长所述第一半导体材料以形成第一源区和第一漏区。
7.根据权利要求5所述的方法，其特征在于，所述在所述第二栅极结构两侧形成第二源区和第二漏区，并向所述第二源区和所述第二漏区引入n型杂质包括：
对所述第二鳍片未被第二栅极结构覆盖的部分进行刻蚀以形成凹陷；
在形成的凹陷中外延生长第二半导体材料以形成第二源区和第二漏区；
其中，在外延生长第二半导体材料的过程中原位掺杂n型杂质。
8.根据权利要求5所述的方法，其特征在于，所述在所述第二栅极结构两侧形成第二源区和第二漏区，并向所述第二源区和所述第二漏区引入n型杂质包括：
对所述第二鳍片未被第二栅极结构覆盖的部分进行刻蚀以形成凹陷；
在形成的凹陷中外延生长第二半导体材料以形成第二源区和第二漏区；
执行离子注入以向所述第二源区和所述第二漏区引入n型杂质。
9.根据权利要求7或8所述的方法，其特征在于，所述第二半导体材料包括Si或SiC。
10.根据权利要求1所述的方法，其特征在于，在执行第二退火工艺之前，还包括：
在所述PMOS区域、所述NMOS区域、以及所述第二源区和所述第二漏区的表面沉积硅的氧化物层。
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