CN104392960A - 改善SiGe CMOS工艺中PMOS器件的电学性能的方法 - Google Patents

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Abstract

一种改善SiGe CMOS工艺中PMOS器件的电学性能的方法，包括：在衬底中形成浅沟槽隔离；对衬底进行阱注入以在衬底中形成N型阱或P型阱；在衬底上制作栅极氧化层，并在栅极氧化层上淀积栅极多晶硅，并进行栅极多晶硅的光刻，从而形成栅极结构；通过原子淀积生成的二氧化硅保护层；对衬底进行I/O轻掺杂注入以形成I/O器件漏轻掺杂结构；制作用于PMOS的第一栅极侧墙；进行PMOS轻掺杂注入以形成PMOS器件漏轻掺杂结构；执行SMT预处理并随后执行锗硅外延生长工艺；制作第二栅极侧墙；对硅进行NMOS轻掺杂注入以形成NMOS器件漏轻掺杂结构；进行源漏注入并进行热处理形成源漏极。

Description

改善SiGe CMOS工艺中PMOS器件的电学性能的方法
技术领域
本发明涉及深亚微米CMOS半导体高性能工艺制程的优化设计，特别涉及如何优化设计SMT(Stress Memorization Technology，应力记忆技术)工艺集成，使得SMT应力不会作用于SiGe，减少SiGe错位的产生，提升锗硅对器件沟道载流子迁移率的应力影响，提高PMOS器件的电学性能。 
背景技术
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小，通常包括MOSFET器件沟道长度的减小，栅氧化层厚度的减薄等以获得更快的器件速度。但是随着超大规模集成电路技术发展至超深亚微米级时，特别是90纳米及以下技术节点时，减小沟道长度会带来一系列问题，为了控制短沟道效应，会在沟道中掺以较高浓度的杂质，这会降低载流子的迁移率，从而导致器件性能下降，单纯的器件尺寸减小很难满足大规模集成电路技术的发展。因此，应力工程的广泛研究用来提高载流子的迁移率，从而达到更快的器件速度，并满足摩尔定律的规律。 
上世纪80年代到90年代，学术界就已经开始基于硅基衬底实现异质结构研究，直到本世纪初才实现商业应用。其中有两种代表性的应力应用，一种是由IBM提出的双轴应力技术(Biaxial Technique)；另一种是由Intel提出的单轴应力技术(Uniaxial Technique)，即SMT(Stress Memorization Technology)对NMOSFET的沟道施加张应力提高电子的迁移率，选择性(或嵌入)外延生长锗硅SiGe对PMOSFET沟道施加压应力提高空穴的迁移率，从而提高器件的性能。 
目前，对于锗硅外延生长工艺的研究主要集中于如何提高锗硅中锗的浓度， 锗的浓度越高，晶格失配越大，产生的应力越大，对载流子迁移率的提高越显著；另外，锗硅的形状，从U-型发展到∑-型，∑-型的锗硅更加接近多晶硅的边缘，即靠近器件沟道，应力越直接作用于器件沟道的载流子，对器件性能的提升明显。但是，锗硅工艺过程中，由于外延工艺本身，或者后续的工艺(比如说高浓度离子注入、SMT热处理等)都会使得锗硅性成错位缺陷，造成锗硅应力的释放、减弱，削弱了应力对器件沟道载流子的影响，PMOS器件性能退化。 
在传统高性能锗硅CMOS工艺中，锗硅对PMOS施加压应力，而SMT对NMOS施加张应力，提高了器件的电学性能。高性能锗硅CMOS工艺开发过程中我们发现，传统工艺中的SMT技术是在源漏离子注入之后，在N/PMOS上整体沉积一层张应力的氮化硅层，然后通过热处理使得张应力施加于器件的沟道。对于NMOS，SMT张应力有利于电子迁移率的提升，但对于PMOS，尤其对于锗硅，受到SMT的张应力，同时其本身会产生往沟道方向的压应力，两者应力的作用，使得锗硅出现错位缺陷，造成锗硅应力的释放、减弱，削弱了应力对器件沟道载流子的影响，PMOS器件性能退化。在锗硅外延生长后的TEM照片显示外延工艺本身并不会产生错位缺陷，而在器件制作完成后TEM显示严重的错位缺陷。 
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够改善SiGe CMOS工艺中PMOS器件的电学性能的方法。 
为了实现上述技术目的，根据本发明，提供了一种改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于包括依次执行下述步骤： 
第一步骤：在衬底中形成浅沟槽隔离； 
第二步骤：对衬底进行阱注入以在衬底中形成N型阱或P型阱； 
第三步骤：在衬底上制作栅极氧化层，并在栅极氧化层上淀积栅极多晶硅，并进行栅极多晶硅的光刻，从而形成栅极结构； 
第四步骤：通过原子淀积在衬底表面生成二氧化硅保护层； 
第五步骤：对衬底进行I/O轻掺杂注入以形成I/O器件漏轻掺杂结构； 
第六步骤：制作用于PMOS的第一栅极侧墙； 
第七步骤：进行PMOS轻掺杂注入以形成PMOS器件漏轻掺杂结构； 
第八步骤：执行SMT预处理并随后执行锗硅外延生长工艺； 
第九步骤：制作第二栅极侧墙； 
第十步骤：对硅进行NMOS轻掺杂注入以形成NMOS器件漏轻掺杂结构； 
第十一步骤：进行源漏注入并进行热处理形成源漏极。 
优选地，第八步骤包括：首先进行SMT光刻；随后执行NMOS低温碳离子注入以形成非晶态；随后进行锗硅生长阻挡氮化硅层沉积，所述锗硅生长阻挡氮化硅层为SMT张应力氮化硅层；然后进行锗硅工艺处理。 
优选地，锗硅工艺处理包括：进行光刻以使得PMOS区域暴露出来，进行硅凹陷刻蚀以去除PMOS区域的氮化硅层，然后进行热处理以使得SMT应力施加于NMOS区域，并随后执行锗硅外延生长。 
优选地，在第七步骤中，在PMOS轻掺杂注入之后不进行退火处理。 
优选地，所述改善SiGe CMOS工艺中PMOS器件的电学性能的方法还包括：制作硅化物、金属前介质、通孔、金属插塞和金属层。 
优选地，所述改善SiGe CMOS工艺中PMOS器件的电学性能的方法用于制造CMOS器件。 
优选地，制作用于PMOS的第一侧墙包括SiN的淀积和刻蚀。 
优选地，制作用于NMOS的第二栅极侧墙包括SiO2和SiN的淀积和刻蚀。 
优选地，所述衬底是硅衬底。 
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中： 
图1示意性地示出了根据本发明优选实施例的改善SiGe CMOS工艺中PMOS器件的电学性能的方法的流程图。 
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。 
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。 
本发明中，不局限于优化锗硅工艺本身优化设计，而是从整个高性能工艺集成的角度，合理设计工艺流程，使得SMT工艺不会造成锗硅错位缺陷，从而锗硅产生的应力更为显著地作用于器件沟道，提升PMOS器件性能。 
具体地，图1示意性地示出了根据本发明优选实施例的改善SiGe CMOS工艺中PMOS器件的电学性能的方法的流程图。 
更具体地说，如图1所示，根据本发明优选实施例的改善SiGe CMOS工艺中PMOS器件的电学性能的方法包括： 
首先进行第一步骤S10，在衬底(例如硅衬底)中形成浅沟槽隔离。 
接着进行第二步骤S11，对衬底进行阱注入以在衬底中形成N型阱或P型阱。 
接着进行第三步骤S12，在衬底上制作栅极氧化层，并在栅极氧化层上淀积栅极多晶硅，并进行栅极多晶硅的光刻，从而形成栅极结构。 
接着继续第四步骤S13，通过原子淀积在衬底表面生成二氧化硅保护层，保护器件的硅表面，减少表面硅的损失。 
接着继续第五步骤S14，对衬底进行I/O轻掺杂注入以形成I/O器件漏轻掺杂结构。 
接着继续第六步骤S15，制作用于PMOS的第一栅极侧墙；具体地，例如，制作用于PMOS的第一栅极侧墙包括SiN的淀积和刻蚀。 
接着继续第七步骤S16，进行PMOS轻掺杂注入以形成PMOS器件漏轻掺杂结构；其中，在PMOS轻掺杂注入之后不进行退火处理。 
接着继续第八步骤S17，执行SMT预处理并随后执行锗硅外延生长工艺。 
优选地，在第八步骤S17中，执行SMT预处理并随后执行锗硅外延生长工艺具体可包括：首先进行SMT光刻；随后执行NMOS低温碳离子注入以形成非晶态；随后进行锗硅生长阻挡氮化硅层沉积，所述锗硅生长阻挡氮化硅层为SMT张应力氮化硅层；然后进行锗硅工艺处理(具体地，例如，锗硅工艺处理包括：进行光刻以使得PMOS区域暴露出来，进行硅凹陷(Si Recess)刻蚀以去除PMOS区域的氮化硅层，然后进行热处理以使得SMT应力正常施加于NMOS区域，并随后执行锗硅外延生长)。 
可以看出，对于第八步骤S17，传统工艺高性能锗硅CMOS工艺此时进行PLDD离子注入后退火并进行锗硅工艺，而SMT工艺则是在源漏离子注入之后。与此不同，在本发明中，在PLDD离子注入后，接着进行SMT光刻，可采用NMOS源漏离子注入的光罩，不需要额外的光罩，节约了成本，然后为了SMT工艺进行NMOS低温碳离子注入形成非晶态，去除光阻后进行锗硅生长阻挡层氮化硅沉积，该氮化硅层采用SMT张应力氮化硅层，然后进行锗硅工艺，包括锗硅光刻，使得PMOS区域暴露出来，Si Recess刻蚀使得PMOS区域的氮化硅层被去除，然后进行热处理使得SMT应力正常施加于NMOS区域，而不会影响PMOS，最后进行锗硅外延生长工艺。 
接着继续第九步骤S18，制作用于NMOS的第二栅极侧墙；例如，制作用于NMOS的第二栅极侧墙包括多SiO2和SiN的淀积、刻蚀。 
接着继续第十步骤S19，对硅进行NMOS轻掺杂注入以形成NMOS器件漏轻掺杂结构。 
接着继续第十一步骤S20，进行源漏注入并进行热处理形成源漏极。 
接着继续制作硅化物、金属前介质、通孔、金属插塞和金属层。 
由此，本发明优化设计了SMT工艺流程，使得SMT应力不会作用于SiGe， 减少SiGe错位的产生，提升锗硅对器件沟道载流子迁移率的应力影响，提高PMOS器件的电学性能。 
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。 

Claims (9)

1.一种改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于包括依次执行下述步骤：
第一步骤：在衬底中形成浅沟槽隔离；
第二步骤：对衬底进行阱注入以在衬底中形成N型阱或P型阱；
第三步骤：在衬底上制作栅极氧化层，并在栅极氧化层上淀积栅极多晶硅，并进行栅极多晶硅的光刻，从而形成栅极结构；
第四步骤：通过原子淀积在衬底表面生成二氧化硅保护层；
第五步骤：对衬底进行I/O轻掺杂注入以形成I/O器件漏轻掺杂结构；
第六步骤：制作用于PMOS的第一栅极侧墙；
第七步骤：进行PMOS轻掺杂注入以形成PMOS器件漏轻掺杂结构；
第八步骤：执行SMT预处理并随后执行锗硅外延生长工艺；
第九步骤：制作用于NMOS的第二栅极侧墙；
第十步骤：对硅进行NMOS轻掺杂注入以形成NMOS器件漏轻掺杂结构；
第十一步骤：进行源漏注入并进行热处理形成源漏极。
2.根据权利要求1所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于，第八步骤包括：首先进行SMT光刻；随后执行NMOS低温碳离子注入以形成非晶态；随后进行锗硅生长阻挡氮化硅层沉积，所述锗硅生长阻挡氮化硅层为SMT张应力氮化硅层；然后进行锗硅工艺处理。
3.根据权利要求2所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于，锗硅工艺处理包括：进行光刻以使得PMOS区域暴露出来，进行硅凹陷刻蚀以去除PMOS区域的氮化硅层，然后进行热处理以使得SMT应力施加于NMOS区域，并随后执行锗硅外延生长。
4.根据权利要求1至3之一所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于，在第七步骤中，在PMOS轻掺杂注入之后不进行退火处理。
5.根据权利要求1或2所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于还包括：制作硅化物、金属前介质、通孔、金属插塞和金属层。
6.根据权利要求1或2所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于，所述改善SiGe CMOS工艺中PMOS器件的电学性能的方法用于制造CMOS器件。
7.根据权利要求1或2所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于，制作用于PMOS的第一侧墙包括SiN的淀积和刻蚀。
8.根据权利要求1或2所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于，制作用于NMOS的第二栅极侧墙包括SiO2和SiN的淀积和刻蚀。
9.根据权利要求1或2所述的改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于，所述衬底是硅衬底。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867875A (zh) * 2015-05-15 2015-08-26 上海华力微电子有限公司 通过工艺集成优化减小半导体器件性能调试难度的方法
CN104992954A (zh) * 2015-05-27 2015-10-21 上海华力微电子有限公司 一种降低图像传感器暗电流的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420248A (zh) * 2011-04-20 2012-04-18 上海华力微电子有限公司 改进晶体管电子迁移率的半导体器件及其方法
CN103367364A (zh) * 2012-03-27 2013-10-23 中国科学院微电子研究所 Cmos及其制造方法
US8569137B1 (en) * 2012-05-28 2013-10-29 Shanghai Huali Microelectronics Corporation Method of improving PMOS performance in a contact etch stop layer process
CN103646877A (zh) * 2013-11-28 2014-03-19 上海华力微电子有限公司 一种双应力薄膜的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420248A (zh) * 2011-04-20 2012-04-18 上海华力微电子有限公司 改进晶体管电子迁移率的半导体器件及其方法
CN103367364A (zh) * 2012-03-27 2013-10-23 中国科学院微电子研究所 Cmos及其制造方法
US8569137B1 (en) * 2012-05-28 2013-10-29 Shanghai Huali Microelectronics Corporation Method of improving PMOS performance in a contact etch stop layer process
CN103646877A (zh) * 2013-11-28 2014-03-19 上海华力微电子有限公司 一种双应力薄膜的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867875A (zh) * 2015-05-15 2015-08-26 上海华力微电子有限公司 通过工艺集成优化减小半导体器件性能调试难度的方法
CN104867875B (zh) * 2015-05-15 2018-01-26 上海华力微电子有限公司 通过工艺集成优化减小半导体器件性能调试难度的方法
CN104992954A (zh) * 2015-05-27 2015-10-21 上海华力微电子有限公司 一种降低图像传感器暗电流的方法

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