CN104867875A - 通过工艺集成优化减小半导体器件性能调试难度的方法 - Google Patents

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Abstract

本发明公开了一种通过工艺集成优化减小半导体器件性能调试难度的方法，包括进行浅沟槽隔离工艺，进行阱离子注入，完成多晶硅栅的制作并进行I/O器件的LDD离子注入，接着只进行PMOS PLDD离子注入，此处不进行NMOS NLDD离子注入，接着进行SiGe外延生长工艺，然后再进行NMOS NLDD离子注入，接着进行后续的流程工艺。本发明将NMOS NLDD离子注入放在SiGe外延工艺之后，使得NMOS器件可免受高性能制程中锗硅工艺热预算的影响，从而将NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。

Description

通过工艺集成优化减小半导体器件性能调试难度的方法
技术领域
本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种通过工艺集成优化减小半导体器件性能调试难度的方法。
背景技术
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小。器件尺寸的缩小带来了器件性能的大幅提升，但同时，器件电学性能的调试难度也随着器件尺寸的缩小变得越来越困难。通常器件的电学性能受到器件的物理结构、离子注入工艺的优化以及整个制程工艺过程中热预算(Thermal Budget)的影响，如何合理设计上述的三点工艺，对器件性能的调试显得尤为重要，也给器件性能调试带来了非常大的挑战。
特别是随着超大规模集成电路技术的发展，引入了许多新的技术，比如说在40纳米技术节点，从低功耗工艺发展到高性能工艺，为了使PMOS器件获得非常好的性能，会引入嵌入式的锗硅外延工艺(Embedded SiGe EPI)，而SiGe EPI工艺中会引入大量的热处理工艺，会给器件调试带来一系列的问题。
现有半导体高性能工艺的制程流程，是基于低功耗工艺流程建立的，包括以下步骤：
首先进行步骤S10，进行浅沟槽隔离制作。
接着进行步骤S11，进行阱注入形成N型阱或P型阱。
接着进行步骤S12，制作栅极氧化层以及栅极的淀积，淀积的材料是多晶硅，并进行多晶硅的光刻形成栅极。
接着继续步骤S13，进行多晶硅栅热处理。
接着继续步骤S14，进行输入输出器件(I/O)轻掺杂注入形成I/O器件漏轻掺杂结构。
接着继续步骤S15，制作用于PMOS的第一栅极侧墙，第一栅极侧墙的形成包括多晶硅栅的氧化和SiN的淀积、刻蚀。
接着继续步骤S16，进行NMOS、PMOS漏轻掺杂注入(N/PLDD)形成NMOS、PMOS器件漏轻掺杂结构。
接着继续步骤S17，进行锗硅外延生长工艺。
接着继续步骤S18，制作用于NMOS的第二栅极侧墙，第二栅极侧墙的形成包括多SiO2和SiN的淀积、刻蚀。
接着继续步骤S19，进行源漏注入形成源漏极。
后续制作金属前介质、通孔、金属插塞和金属层。
在上述工艺制程中，步骤S16进行NLDD漏轻掺杂注入在SiGe EPI工艺之前，因此SiGe EPI工艺的热处理工艺会影响NLDD注入离子的激活以及扩散，并且，为了满足PMOS电学性能的需求，SiGe工艺会进行大量的工艺调整以获得足够的应力来提升PMOS的性能，SiGe工艺的调整就会严重影响NMOS性能，因此带来了非常大的不确定性，给NMOS调试带来了很大的挑战。
如何通过合理优化设计工艺制程流程，使得NMOS器件免受高性能制程中锗硅工艺热预算的影响，降低NMOS器件性能调试的难度，成为一个需要解决的重要课题。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种通过工艺集成优化减小半导体器件性能调试难度的方法，通过合理优化设计工艺制程流程，可使NMOS器件免受高性能制程中锗硅工艺热预算的影响，从而使得NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。
为实现上述目的，本发明的技术方案如下：
通过工艺集成优化减小半导体器件性能调试难度的方法，包括以下步骤：
步骤一：提供一半导体衬底，在所述衬底中形成浅沟槽隔离；
步骤二：进行阱注入，以在所述衬底中形成N型阱或P型阱；
步骤三：在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构；
步骤四：进行多晶硅栅的热处理；
步骤五：进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构；
步骤六：制作用于PMOS的第一栅极侧墙；
步骤七：进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构；
步骤八：进行锗硅外延生长工艺；
步骤九：进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构；
步骤十：制作用于NMOS的第二栅极侧墙；
步骤十一：进行源漏注入形成源漏极。
优选地，步骤七中，进行PMOS漏轻掺杂注入时，使用光刻胶对NMOS器件进行覆盖。
优选地，步骤九中，进行NMOS漏轻掺杂注入时，使用光刻胶对PMOS器件进行覆盖。
优选地，步骤六中，制作用于PMOS的第一栅极侧墙时，包括多晶硅栅的氧化和SiN的淀积、刻蚀。
优选地，步骤十中，制作用于NMOS的第二栅极侧墙时，包括SiO2和SiN的淀积、刻蚀。
优选地，步骤七中，进行PMOS漏轻掺杂注入之后不进行退火热处理。
优选地，所述衬底的材料为单晶硅、多晶硅或非晶硅形成的硅材料，或是绝缘体上硅材料。
优选地，还包括步骤十二：制作金属前介质、通孔、金属插塞和金属层。
优选地，所述通过工艺集成优化减小半导体器件性能调试难度的方法用于制作CMOS器件。
本发明涉及深亚微米CMOS半导体高性能工艺集成优化，特别涉及NMOS器件性能调试工艺集成优化。从上述技术方案可以看出，本发明通过调整NMOS漏轻掺杂离子注入工艺的顺序，将NMOS漏轻掺杂离子注入放在锗硅外延工艺之后，可使NMOS器件免受高性能制程中锗硅工艺热预算的影响，从而使得NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。
附图说明
图1是本发明通过工艺集成优化减小半导体器件性能调试难度的方法的工艺流程图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
随着半导体技术进入深亚微米、纳米技术时代，MOSFET器件的尺寸在不断减小，因此带来一系列的问题，器件电学性能的调试难度也随着器件尺寸的缩小变得越来越困难，如何合理的设计工艺制程流程，对于降低器件电学性能的调试难度显得尤为重要。本发明涉及深亚微米CMOS半导体器件性能调试方法及工艺集成优化设计，包括LDD离子注入工艺顺序的优化设计。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明通过工艺集成优化减小半导体器件性能调试难度的方法的工艺流程图。如图1所示，本发明的通过工艺集成优化减小半导体器件性能调试难度的方法，可应用于制作CMOS器件，包括以下步骤：
如框01所示，步骤一：提供一半导体衬底，在所述衬底中形成浅沟槽隔离。
作为一可选的实施方式，所述衬底的材料可以是单晶硅、多晶硅或非晶硅形成的硅材料，或是绝缘体上硅材料以及其他各种适用的衬底材料。
如框02所示，步骤二：进行阱注入，以在所述衬底中形成N型阱或P型阱。
如框03所示，步骤三：在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构。
在步骤三中，先在所述衬底上淀积栅极氧化层，栅极氧化层可采用常规材料制作；然后淀积多晶硅作为栅极材料，并通过光刻、刻蚀工艺形成栅极结构。
如框04所示，步骤四：进行多晶硅栅的热处理。
如框05所示，步骤五：进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构。
在步骤五中，采用常规的工艺对所述衬底进行I/O(输入输出器件)轻掺杂注入，从而在所述衬底中形成I/O器件漏轻掺杂结构。
如框06所示，步骤六：制作用于PMOS的第一栅极侧墙。
作为一可选的实施方式，制作用于PMOS的第一栅极侧墙时，包括多晶硅栅的氧化和SiN的淀积、刻蚀。
如框07所示，步骤七：进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构。
本发明对于现有技术的核心贡献在于，本步骤只进行PMOS的漏轻掺杂离子注入(PLDD)，而不进行NMOS的漏轻掺杂离子注入(NLDD)
作为一可选的实施方式，进行PMOS漏轻掺杂注入时，使用光刻胶对NMOS器件进行覆盖，以便只针对PMOS部分进行漏轻掺杂注入。其中，进行PMOS漏轻掺杂注入之后不进行退火热处理，留待进行锗硅外延生长工艺之后一起进行。
如框08所示，步骤八：进行锗硅外延生长工艺。
如框09所示，步骤九：进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构。
本发明将NMOS NLDD离子注入放在SiGe外延工艺之后，使得NMOS器件可免受高性能制程中锗硅工艺热预算的影响，从而将NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。
作为一可选的实施方式，进行NMOS漏轻掺杂注入时，使用光刻胶对PMOS器件进行覆盖，以便只针对NMOS部分进行漏轻掺杂注入。
如框10所示，步骤十：制作用于NMOS的第二栅极侧墙。
作为一可选的实施方式，制作用于NMOS的第二栅极侧墙时，包括SiO2和SiN的淀积、刻蚀。
如框11所示，步骤十一：进行源漏注入形成源漏极。
之后，还可利用步骤十二继续制作金属前介质、通孔、金属插塞和金属层。
综上所述，本发明涉及深亚微米CMOS半导体高性能工艺集成优化，特别涉及NMOS器件性能调试工艺集成优化。本发明通过调整NMOS漏轻掺杂离子注入工艺的顺序，将NMOS漏轻掺杂离子注入放在锗硅外延工艺之后，可使NMOS器件免受高性能制程中锗硅工艺热预算的影响，从而使得NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (9)

1.通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，包括以下步骤：
步骤一：提供一半导体衬底，在所述衬底中形成浅沟槽隔离；
步骤二：进行阱注入，以在所述衬底中形成N型阱或P型阱；
步骤三：在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构；
步骤四：进行多晶硅栅的热处理；
步骤五：进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构；
步骤六：制作用于PMOS的第一栅极侧墙；
步骤七：进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构；
步骤八：进行锗硅外延生长工艺；
步骤九：进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构；
步骤十：制作用于NMOS的第二栅极侧墙；
步骤十一：进行源漏注入形成源漏极。
2.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤七中，进行PMOS漏轻掺杂注入时，使用光刻胶对NMOS器件进行覆盖。
3.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤九中，进行NMOS漏轻掺杂注入时，使用光刻胶对PMOS器件进行覆盖。
4.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤六中，制作用于PMOS的第一栅极侧墙时，包括多晶硅栅的氧化和SiN的淀积、刻蚀。
5.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤十中，制作用于NMOS的第二栅极侧墙时，包括SiO2和SiN的淀积、刻蚀。
6.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，步骤七中，进行PMOS漏轻掺杂注入之后不进行退火热处理。
7.根据权利要求1所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，所述衬底的材料为单晶硅、多晶硅或非晶硅形成的硅材料，或是绝缘体上硅材料。
8.根据权利要求1～7任意一项所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，还包括步骤十二：制作金属前介质、通孔、金属插塞和金属层。
9.根据权利要求1～7任意一项所述的通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，所述通过工艺集成优化减小半导体器件性能调试难度的方法用于制作CMOS器件。
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