CN202948903U - 晶体管 - Google Patents

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Abstract

本实用新型涉及一种晶体管。本实用新型的晶体管包括：半导体衬底；形成在所述半导体衬底上的栅极电介质；形成在所述栅极电介质上的栅极；位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区，其中所述源区包含在平行于衬底表面的方向上排列的多个位错。

Description

晶体管
技术领域
本实用新型涉及半导体器件制造领域，尤其涉及一种晶体管。 
背景技术
通常，集成电路包含形成在衬底上的NMOS（n型金属-氧化物-半导体）晶体管和PMOS（p型金属-氧化物-半导体）晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提高晶体管的驱动电流以增强其性能。 
美国专利申请No.20100038685A公开了一种晶体管，在该晶体管的沟道区与源/漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迁移率，由此晶体管的驱动电流得以增加。图12a-c示出了这种位错的形成。在图12a中，对已经形成了栅极电介质2和栅极3的半导体衬底1进行硅注入，从而形成非晶区域，如图中阴影部分所示。在图12b中，对该半导体衬底1进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，如图中箭头所示，从而形成了图12c所示的位错。 
然而，当在漏区形成位错时，由于漏区与衬底之间的电压差，结漏电流（junction leakage）会增加。 
实用新型内容
本实用新型的目的是提供一种晶体管以及一种晶体管的制造方法。 
本实用新型的制造晶体管的方法包括如下步骤： 
在形成了栅极的半导体衬底上形成掩膜层，所述掩膜层覆盖所述栅极以及所述半导体衬底；
图形化该掩膜层，使得仅源区的至少一部分暴露；
对所述源区的暴露部分进行第一离子注入步骤；以及
对所述半导体衬底进行退火以在源区的暴露部分形成位错。
本实用新型的晶体管包括： 
半导体衬底；
形成在所述半导体衬底上的栅极电介质；
形成在所述栅极电介质上的栅极；
位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区，
其中所述源区包含在平行于衬底表面的方向上排列的多个位错。
根据本实用新型，由于仅在源区中形成一个或多个位错，在可能增加沟道区的电子迁移率的同时，减少结漏电流增加的可能性。 
根据本实用新型，所述源区还含有在垂直于所述半导体衬底的表面的方向上排列的至少另一组位错，该至少另一组位错包含至少两个位错，且相比于所述第一组位错更远离所述沟道区。 
本实用新型的其它方面和优点将在以下结合附图更详细地描述。 
附图说明
图1示出了根据本实用新型第一实施方式的晶体管的示意图。 
图2a-c是根据本实用新型的第一实施方式制造晶体管的方法步骤的示意图。 
图3示出了根据本实用新型的第二实施方式的晶体管的示意图。 
图4a-b示出了根据本实用新型的第二实施方式的晶体管的制造方法的步骤之一的示意图。 
图5a-b示出根据本实用新型的第二实施方式的变型的晶体管制造步骤的示意图。 
图6示出了根据本实用新型的第三实施方式的晶体管的示意图。 
图7示出了根据本实用新型的第三实施方式的晶体管的制造方法的步骤之一的示意图。 
图8示出了根据本实用新型的第四实施方式的一个例子的晶体管的制造方法的步骤之一的示意图。 
图9示出了根据本实用新型的第四实施方式的一个例子的晶体管的示意图。 
图10示出了根据本实用新型的第四实施方式的另一个例子的晶体管的制造方法的步骤之一的示意图。 
图11示出了根据本实用新型的第四实施方式的另一个例子的晶体管的示意图。 
图12a-c示出了现有技术中位错的形成。 
具体实施方式
以下结合附图描述本实用新型的优选实施例。附图是示意性的并未按比例绘制，且只是为了说明本实用新型的实施例而并不意图限制本实用新型的保护范围。贯穿附图相同的附图标记表示相同或相似的部件。为了使本实用新型的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。 
<第一实施方式> 
图1示出了根据本实用新型第一实施方式的晶体管的示意图。如图1所示，晶体管100包括半导体衬底102、形成在所述半导体衬底102上的栅极电介质104、形成在所述栅极电介质104上的栅极106、在所述半导体衬底102中且分别位于栅极106两侧的源区108和漏区110、以及沟道区112，所述沟道区112位于源区108和漏区110之间且在栅极电介质104下方。在图1所示的晶体管100中，所述源区108包含毗邻所述沟道区112的位错101。所述位错对沟道区112施加拉应力（如图中箭头所示），这种拉应力使得沟道区的电子迁移率增加。
此外，晶体管100还包括形成在栅极电介质104和栅极106侧面的侧墙以及源极和漏极接触等，由于这些结构对于本领域技术人员而言是熟知的，因此并未在附图中示出以及详细描述。 
接下来，参照图2a-c描述根据第一实施方式的晶体管的制造方法。 
如图2a所示，在形成了栅极电介质104和栅极106的半导体衬底102上形成掩膜层114，使得掩膜层114覆盖所述栅极106以及半导体衬底102。该掩膜层114可以由光刻胶形成，或者是由诸如氧化硅和/或氮化硅的电介质材料形成的硬掩膜层。尽管在图1中示出所述掩膜层114形成为覆盖栅极106，但是本实用新型不限于此，掩膜层114也可以形成为与栅极106齐平或者低于栅极106。 
接下来，如图2b所示，图形化掩膜层114，使得仅源区108暴露。再接下来，如图2c所示，对源区108进行第一离子注入步骤，以形成非晶区，如图2c中阴影部分所示，该第一离子注入步骤的注入深度为第一深度d1。在图2c所示的步骤之后除去掩膜层114并且执行退火，使得非晶区再结晶。在再结晶过程中，不同的晶体生长前端相遇，从而在所述源区108中形成位错101，由此得到如图1中所示的器件。当然，在掩膜层114是硬掩膜层的情况下，也可以在进行退火之后再除去掩膜层114。 
根据本实施例，由于仅在源区中形成位错，在可能增加沟道区的电子迁移率的同时，利于减少结漏电流增加的可能性。 
<第二实施方式> 
图3示出了根据本实用新型的第二实施方式的晶体管的示意图。图3所示晶体管200与图1所示晶体管100的区别在于，在所述源区108中沿与所述衬底102表面平行的方向上包括两个位错。尽管图3中示出所述位错不相交，但所述位错也可以是相交的。
制造晶体管200的方法与制造晶体管100的方法相似。首先在形成了栅极电介质104和栅极106的半导体衬底102上形成掩膜层114，使得掩膜层114覆盖所述栅极106以及半导体衬底102，该步骤与上述第一实施例中的图2a所示的步骤相同，因此，在此未示出。接下来，图形化掩膜层114，使得仅源区108的一部分暴露，如图4a所示。优选靠近栅极的部分暴露以便在后续步骤中所形成的位错更靠近沟道区。 
再接下来，如图4b所示，对所述源区108的暴露部分进行离子注入，从而在所述源区中形成了非晶区，如图4b中阴影部分所示。最后，除去掩膜层114并对图4b中形成的结构进行退火，从而在源区108中形成两个位错，由此得到图3中所示的器件。当然，在掩膜层114是硬掩膜层的情况下，也可以在进行退火之后再除去掩膜层114。 
尽管图3中示出了两个位错，但是本实用新型不限于此，位错的数量可以是三个或更多。而且，本领域技术人员可以理解，根据本实用新型的原理，在形成包含三个或更多位错的器件时，在图形化掩膜层114的步骤中，使得源区108的多个部分暴露，该多个暴露部分中相邻的暴露部分之间掩膜层114未被除去，并且优选使得靠近栅极的源区108的部分暴露。作为一个非限制性的例子，图5a示出了源区108的两个部分暴露，图5b示出了由图5a的方法步骤所得到的晶体管的源区108包含三个位错。 
根据本实施方式，由于在源区中形成了更多的位错，更进一步增强了作用于沟道区的拉应力，相应地，沟道区的电子迁移率进一步增加也成为可能，同时由于漏区110中未形成位错，因此利于减少结漏电流增加的可能性。 
<第三实施方式> 
图6示出了根据本实用新型的第三实施方式的晶体管的示意图。图6所示晶体管300与图1所示晶体管100的区别在于，所述源区108包括毗邻沟道区112、在垂直于半导体衬底102的表面的方向上排列的一组两个位错。
相应地，与第一实施方式中制造晶体管100的方法相比较，本实施方式中制造晶体管300的方法还包括，在进行根据第一实施方式的方法的退火步骤之后，对所述源区108执行第二离子注入步骤，以形成非晶区，该第二离子注入的深度d2小于上述第一深度d1，如图7所示。在该第二离子注入步骤之后再次进行退火，从而得到图6所示的器件。可以通过调节离子注入能量和剂量来控制离子注入深度。在此实施例中，优选所述掩膜层114为硬掩膜层，使得在第一离子注入步骤之后进行退火时不必除去掩膜层114。 
虽然图6示出了源区108包含一组两个位错。但是本实用新型不限于此，源区108可以包括毗邻沟道区112、在垂直于半导体衬底102的表面的方向上排列的一组不止两个位错。相应地，通过执行更多个注入深度不同的离子注入步骤来形成所述更多的位错，其中在后离子注入步骤的注入深度小于先前离子注入步骤的注入深度。 
根据本实施方式，可以在源区108中根据需要毗邻沟道区形成更多数目的位错，更进一步增强了作用于沟道区的拉应力，相应地，沟道区的电子迁移率进一步增加也成为可能。同时由于漏区110中未形成位错，利于减少结漏电流增加的可能性。 
<第四实施方式> 
第四实施方式是第二实施方式和第三实施方式的组合。本实施方式中的晶体管制造方法可以选择在所述离子注入步骤中的一个或多个之前，在所述漏区110上形成掩膜层114使其完全被掩膜层114覆盖，而在所述源区108上选择性地形成掩膜层114以覆盖其一部分或至少两个部分，在后一种情况下中，相邻的被覆盖部分之间的源区108的部分暴露。在一个优选实施例中至少使得源区108毗邻所述栅极106的部分暴露。选择性地形成掩膜层例如可以通过本领域熟知的光刻工艺实现。
在所述离子注入步骤中的多个之前选择性地形成掩膜层的情况下，每一次所形成的掩膜层的图案可以相同或不同。在一个优选方案中，所述掩膜层由诸如氧化硅和/或氮化硅的电介质材料形成，这样在掩膜层图案相同时的退火过程中无需除去掩膜层，从而仅需执行一次选择性地形成掩膜层的步骤，就可以在平行于衬底表面的方向上形成多个位错的同时，通过多次注入-退火步骤在垂直于衬底表面的方向上形成多个位错。 
作为一个非限制性的例子，在第二实施方式中形成了图3所示的器件结构之后进行第二离子注入步骤，得到如图8所示的结构，该第二离子注入步骤的注入深度d2’小于第一注入深度d1。在该第二离子注入步骤之后进行退火，从而得到图9所示的晶体管400a。优选在该例子中使用硬掩膜层作为掩膜层114，使得在为形成图3所示的器件结构执行的退火步骤中无需除去掩膜层114，从而在进行第二离子注入步骤时仍保留所述掩膜层114。 
作为另一个非限制性的例子，除了执行第三实施方式中的方法步骤之外，还在执行第二离子注入步骤之前，形成掩膜层114，使得源区108的一部分被掩模层114覆盖，而漏区110完全被掩膜层114覆盖。图10示出了在形成该掩膜层114后进行第二离子注入步骤后所得到的结构，其中源区108被掩膜层114覆盖的部分未被注入离子。对图10的结构进行退火，从而得到图11所示的晶体管400b。掩膜层114可以根据需要在退火之前或之后除去。 
由此，本实施方式中的晶体管在源区还含有至少另一个位错，该至少另一个位错相比于第三实施方式中形成的位错更远离所述沟道区。 
将平行于衬底表面的方向规定为晶体管的横向，将垂直于衬底表面的方向规定为晶体管的纵向。相比于第一、第二、第三实施方式，该第四实施方式可以在源区中、在晶体管的纵向上以及横向上都得到更多的位错，从而使得作用于沟道区的拉应力（并且因此沟道区的电子迁移率）更进一步增加成为可能。同时，由于仅在源区中形成位错，在可能增加沟道区的电子迁移率的同时，利于减少结漏电流增加的可能性。 
上述第一至四实施方式中的晶体管可以是NMOS晶体管。 
上述第一至四实施方式所述的晶体管制造方法中，所述半导体衬底可以包括NMOS器件区和PMOS器件区，其中仅在NMOS器件区执行根据本实用新型的晶体管制造方法。 
上述第一至四实施方式中：晶体管还可以包括位于所述源区108上方的半导体层（未示出），该半导体层例如是Si、碳化硅、硅锗或者锗层，该半导体层使得所述位错不暴露于自由表面。以防止由于错位暴露于自由表面而可能导致的拉应力减小。 
在上述第一至四实施方式中，离子注入步骤中注入的离子例如可以是硅、锗、磷、硼或砷中的一种或其组合。 
在上述第一至四实施方式中，退火温度可以大于400℃，优选为500-900℃，退火时间可以为数秒至数分钟。 
在上述第一至四实施方式所描述的方法步骤之后，可以执行本领域熟知的侧墙形成以及源极/漏极接触的形成等步骤，以形成完整的器件。 
尽管在上面的描述中，在形成位错之后再进行形成源和漏的掺杂工艺，然而，本实用新型不限于此，可以在任何适当的阶段形成所述位错，例如，可以在进行形成源和漏的掺杂之后形成所述位错。 
此外，上文所描述的半导体衬底可以是Si衬底、SiGe衬底、SiC衬底、或III-V半导体衬底（例如，GaAs、GaN等等）。栅极电介质可以使用SiO2、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅极的材料可以选自Poly-Si 、Ti 、Co、Ni、Al、W，上述金属的合金或者金属硅化物。 
以上通过示例性实施例描述了本实用新型的晶体管及制造晶体管的方法，然而，这并不意图限制本实用新型的保护范围。本领域技术人员可以想到的上述实施例的任何修改或变型都落入由所附权利要求限定的本实用新型的范围内。 

Claims (6)

1.一种晶体管，包括：
半导体衬底；
形成在所述半导体衬底上的栅极电介质；
形成在所述栅极电介质上的栅极；
位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区，
其中所述源区包含在平行于衬底表面的方向上排列的多个位错。
2.根据权利要求1所述的晶体管，所述源区包括毗邻沟道区、在垂直于所述半导体衬底的表面的方向上排列的第一组位错，该第一组位错包含至少两个位错。
3.根据权利要求2所述的晶体管，其中所述源区还含有至少另一个位错，该至少另一个位错相比于所述第一组位错更远离所述沟道区。
4.根据权利要求2所述的晶体管，其中所述源区还含有在垂直于所述半导体衬底的表面的方向上排列的至少另一组位错，该至少另一组位错包含至少两个位错，且相比于所述第一组位错更远离所述沟道区。
5.根据权利要求1至4中任一项所述的晶体管，其中所述位错对位于源区和漏区之间的沟道区施加拉应力，使得所述沟道区的电子迁移率增加。
6.根据权利要求1-4中任一项所述的晶体管，其中所述晶体管为NMOS晶体管。
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